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公开(公告)号：CN114078554A
公开(公告)日：2022-02-22
申请号：CN202110891702.3
申请日：2021-08-04
Applicant: 三星电子株式会社
Abstract: 提供了生成多电平信号的方法和基于多电平信号发送数据的方法。在生成具有彼此不同的三个或更多个电压电平中的一个电压电平的多电平信号的方法中，包括两个或更多个位的输入数据被接收。两个或更多个驱动路径中的至少一个驱动路径的驱动强度基于所述两个或更多个位被改变，使得输出数据信号在其期间从第一电压电平被转变为第二电压电平的第一转变时间被改变。作为多电平信号的输出数据信号被生成，使得输出数据信号的第一转变时间被改变，并且输出数据信号在其期间从第一电压电平被转变为与第二电压电平不同的第三电压电平的第二转变时间被保持。
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公开(公告)号：CN114078505A
公开(公告)日：2022-02-22
申请号：CN202110937656.6
申请日：2021-08-16
Applicant: 三星电子株式会社
Abstract: 一种半导体设备，包括：多电平接收器，包括N个感测放大器和对N个感测放大器的输出进行解码的解码器，N个感测放大器中的每一个接收具有M个电平的多电平信号和参考信号(其中，M是大于2的自然数，并且其中，N是小于M的自然数)；时钟缓冲器，接收参考时钟信号；以及时钟控制器，使用参考时钟信号生成N个时钟信号，将N个时钟信号分别输入到N个感测放大器，并且使用N个感测放大器的输出分别确定N个时钟信号中的每一个的相位。
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公开(公告)号：CN113764006A
公开(公告)日：2021-12-07
申请号：CN202110430292.2
申请日：2021-04-21
Applicant: 三星电子株式会社 , 汉阳大学校产学协力团
IPC: G11C7/10
Abstract: 提供了一种存储器装置和包括该存储器装置的存储器系统。存储器装置可以包括数据总线反转(DBI)模式选择器，其被配置为根据多位数据从分别与多个DBI模式对应的多个多位DBI信号之中选择第一多位DBI信号；多模式DBI编码器，其被配置为通过根据第一多位DBI信号对多位数据进行DBI编码来生成经编码的多位数据；以及收发器，其被配置为通过数据通道发送与经编码的多位数据对应的数据符号，并且通过DBI通道发送与第一多位DBI信号对应的DBI符号。
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公开(公告)号：CN119382723A
公开(公告)日：2025-01-28
申请号：CN202410287787.8
申请日：2024-03-13
Applicant: 三星电子株式会社
Abstract: 提供一种电子设备及操作其的方法。所述电子设备可以包括：接收电路，所述接收电路被配置为基于通过链路接收的模拟信号的电压电平生成多个接收数据位，并且基于模拟信号的电压电平生成指示多个接收数据位发生错误的概率的多个位可靠性值；对准电路，所述对准电路被配置为将多个接收数据位分组为多个纠错码(ECC)符号，并且基于多个位可靠性值来生成指示多个ECC符号的错误发生概率的多个符号可靠性值；以及解码电路，所述解码电路被配置为基于多个符号可靠性值来纠正多个ECC符号的错误。
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公开(公告)号：CN118280403A
公开(公告)日：2024-07-02
申请号：CN202311852704.7
申请日：2023-12-29
Applicant: 三星电子株式会社
Abstract: 提供了数据转换器、存储器装置及其操作方法。该数据转换器包括：自动归零电路，其包括具有第一放大电路和连接到第一放大电路的第一电容器的多个增益电路，第一放大电路执行通过开关将自动归零电路的偏移电压存储在电容器中的开关馈通偏移消除操作；比较器电路，其包括第一输入端子和第二输入端子，比较器电路比较第一输入端子的第一输入端子电压电平与第二输入端子的第二输入端子电压电平；第一开关单元，其连接在自动归零电路和比较器电路之间，第一开关在期间自动归零电路的开关馈通偏移消除操作将自动归零电路与比较器电路断开连接；以及第二开关单元，其连接在第一输入信号线和第二输入信号线之间。
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Patent Agency Ranking
公开(公告)号：CN117971738A
公开(公告)日：2024-05-03
申请号：CN202410076684.7
申请日：2018-08-16
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：第一存储器芯片，其包括第一裸芯上终止电路ODT，该第一裸芯上终止电路包括第一ODT电阻器；第二存储器芯片，其包括第二裸芯上终止电路ODT，该第二裸芯上终止电路包括第二ODT电阻器；至少一个接收至少一个芯片使能信号的芯片使能信号引脚，其中该至少一个芯片使能信号选择性地使能第一存储器芯片和第二存储器芯片中的至少一个；以及被共同连接到第一存储器芯片和第二存储器芯片的ODT引脚，其接收ODT信号，其中该ODT信号定义了针对第一ODT电路和第二ODT电路中的至少一个的使能时段，并且响应于该ODT信号和该至少一个芯使能信号，使能第一ODT电阻器和第二ODT电阻器中的一个以终止由第一存储器芯片和第二存储器芯片中的至少一个接收的信号。
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公开(公告)号：CN110911386B
公开(公告)日：2024-03-19
申请号：CN201910402840.3
申请日：2019-05-15
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/66
Abstract: 提供了一种半导体裸片的缺陷检测结构、半导体装置和缺陷检测方法。所述半导体装置包括半导体裸片、缺陷检测结构和输入输出电路。半导体裸片包括中心区域和围绕中心区域的外围区域。外围区域包括左下角区域、左上角区域、右上角区域和右下角区域。缺陷检测结构形成在外围区域中。缺陷检测结构包括位于左下角区域中的第一导电回路、位于右下角区域中的第二导电回路、位于左下角区域和左上角区域中的第三导电回路以及位于右下角区域和右上角区域中的第四导电回路。输入输出电路电连接到第一导电回路、第二导电回路、第三导电回路和第四导电回路中的端节点。
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公开(公告)号：CN117220666A
公开(公告)日：2023-12-12
申请号：CN202310675710.3
申请日：2023-06-08
Applicant: 三星电子株式会社 , 汉阳大学校产学协力团
IPC: H03K19/0944 , G09G3/20 , H03K19/017 , H03K19/003 , H03M9/00
Abstract: 一种并串转换器，包括被配置为分别接收第一至第四数据输入信号的第一至第四输入节点，以及被配置为输出数据输出信号的输出节点。提供了第一至第四逻辑电路，其被配置为与第一至第四时钟信号同步地、一次一个地将第一至第四输入节点中的相应节点电耦接到输出节点。第一逻辑电路包括第一输入电路、第二输入电路和电耦接到第一输入电路和第二输入电路的输出电路。该输出电路包括具有耦接到输出节点的漏极端子的第一上拉晶体管和第一下拉晶体管，连接在第一上拉晶体管的源极端和第一电源节点之间的第二上拉晶体管，以及连接在第一下拉晶体管的源极端和第二电源节点之间的第二下拉晶体管。
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公开(公告)号：CN116092540A
公开(公告)日：2023-05-09
申请号：CN202211128836.0
申请日：2022-09-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种方法包括：使用初始上拉代码和初始下拉代码测量第一上拉电路、第二上拉电路、第三上拉电路、第一下拉电路、第二下拉电路和第三下拉电路的线性度，第一上拉电路、第二上拉电路和第三上拉电路中的每一个上拉电路具有基于相应的上拉代码而确定的相应的电阻值，并且第一下拉电路、第二下拉电路和第三下拉电路中的每一个下拉电路具有基于相应的下拉代码而确定的相应的电阻值，以及基于测量结果确定校准设置指示器，该校准设置指示器指示包括第一上拉电路、第二上拉电路、第三上拉电路、第一下拉电路、第二下拉电路和第三下拉电路在内的发送驱动器的校准方法。
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