多重金属层内连线结构及测试金属层间介电层强度的方法

    公开(公告)号:CN1445832A

    公开(公告)日:2003-10-01

    申请号:CN02107425.9

    申请日:2002-03-15

    CPC classification number: H01L2924/0002 H01L2924/00

    Abstract: 一种多重金属层内连线结构,设置于一具有电路的半导体基底上,该结构包括:一介电层,沉积于该半导体基底之上;第一金属线层与第二金属线层,分别镶嵌于介电层中,其中第一金属线层以一距离d,大体平行于第二金属线层;多个第一插塞,设置于介电层中,与该第一金属线层连接,与该半导体基底的电路构成电性连接;多个第二插塞,设置于该介电层中与该第二金属线层连接,与该半导体基底的电路构成电性连接;第三金属线层与第四金属线层位于第一与第二金属线层上方,与第一与第二插塞连接以形成金属双镶嵌结构,其中,第三金属线层相邻于该第四金属线层的一边,大于下方该第一与第二金属线层间1/2d的位置,而第三与第四金属线层间仍保持以距离d彼此平行。

    半导体器件及其制造方法
    12.
    发明公开

    公开(公告)号:CN114597208A

    公开(公告)日:2022-06-07

    申请号:CN202110549995.7

    申请日:2021-05-20

    Abstract: 本公开涉及半导体器件及其制造方法。在一个实施例中,一种器件包括:p型晶体管,该p型晶体管包括:第一沟道区域;第一栅极电介质层,其位于第一沟道区域上;含钨功函数调整层,其位于第一栅极电介质层上;以及第一填充层,其位于含钨功函数调整层上;以及n型晶体管,该n型晶体管包括:第二沟道区域;第二栅极电介质层,其位于第二沟道区域上;无钨功函数调整层,其位于第二栅极电介质层上;以及第二填充层,其位于无钨功函数调整层上。

    半导体器件和制造方法
    14.
    发明公开

    公开(公告)号:CN113270403A

    公开(公告)日:2021-08-17

    申请号:CN202010894273.0

    申请日:2020-08-31

    Abstract: 本公开涉及半导体器件和制造方法。公开了一种具有不同栅极结构配置的半导体器件及其制造方法。该半导体器件包括:设置在衬底上的鳍结构;设置在所述鳍结构上的纳米结构沟道区域;以及栅极环绕式(GAA)结构,围绕所述纳米结构沟道区域。所述GAA结构包括:具有金属掺杂区域的高K(HK)栅极电介质层,所述金属掺杂区域具有第一金属材料的掺杂剂;设置在所述HK栅极电介质层上的p型功函数金属(pWFM)层;插入在所述HK栅极电介质层和所述pWFM层之间的双金属氮化物层;设置在所述pWFM层上的n型功函数金属(nWFM)层;以及设置在所述nWFM层上的栅极金属填充层。所述pWFM层包括第二金属材料,并且所述双金属氮化物层包括所述第一金属材料和所述第二金属材料。

    半导体器件和方法
    15.
    发明公开

    公开(公告)号:CN113053885A

    公开(公告)日:2021-06-29

    申请号:CN202010638792.0

    申请日:2020-07-06

    Abstract: 本申请公开了半导体器件和方法。公开了一种包括围绕功函数金属层的阻挡层的半导体器件及其形成方法。在一个实施例中,一种半导体器件包括:半导体衬底;第一沟道区域,位于半导体衬底之上;第二沟道区域,位于第一沟道区域之上;栅极电介质层,围绕第一沟道区域和第二沟道区域;功函数金属层,围绕栅极电介质层;以及阻挡层,围绕功函数金属层,围绕第一沟道区域的第一阻挡层与围绕第二沟道区域的第二阻挡层融合。

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