晶体管、半导体器件及其形成方法

    公开(公告)号:CN115881771A

    公开(公告)日:2023-03-31

    申请号:CN202211067026.9

    申请日:2022-09-01

    Inventor: 李达元 张文

    Abstract: 本发明实施例提供了半导体器件,该半导体器件包括第一纳米结构;第二纳米结构,位于第一纳米结构下方,第二纳米结构在第二纳米结构的相对端部处具有垂直突起;栅极结构,设置在第一纳米结构和第二纳米结构上方,栅极结构在第一纳米结构和第二纳米结构之间延伸;以及源极/漏极区域,与栅极结构相邻,源极/漏极区域接触第一纳米结构和第二纳米结构。本发明的实施例还提供了晶体管和形成半导体器件的方法。

    纳米片场效应晶体管器件及其形成方法

    公开(公告)号:CN114975440A

    公开(公告)日:2022-08-30

    申请号:CN202110861984.2

    申请日:2021-07-29

    Abstract: 本申请涉及纳米片场效应晶体管器件及其形成方法。一种半导体器件,包括:鳍,突出得高于衬底;源极/漏极区域,位于鳍之上;纳米片,位于源极/漏极区域之间;以及栅极结构,位于鳍之上并且在源极/漏极区域之间,该栅极结构包括:栅极电介质材料,位于纳米片中的每个纳米片的周围;功函数材料,位于栅极电介质材料的周围;衬里材料,位于功函数材料的周围,其中,衬里材料具有不均匀的厚度并且在纳米片之间的第一位置处比在沿着纳米片的侧壁的第二位置处更厚;以及栅极电极材料,位于衬里材料的至少一些部分的周围。

    半导体器件的栅极结构及其形成方法

    公开(公告)号:CN114566501A

    公开(公告)日:2022-05-31

    申请号:CN202110662770.2

    申请日:2021-06-15

    Abstract: 本申请涉及半导体器件的栅极结构及其形成方法。提供了半导体器件及其形成方法。半导体器件包括在衬底的有源区域之上的栅极堆叠。栅极堆叠包括栅极电介质层和在栅极电介质层之上的第一功函数层。第一功函数层包括以交替方式布置在栅极电介质层之上的多个第一层和多个第二层。多个第一层包括第一材料。多个第二层包括与第一材料不同的第二材料。

    半导体器件及方法
    4.
    发明公开

    公开(公告)号:CN114520229A

    公开(公告)日:2022-05-20

    申请号:CN202110460017.5

    申请日:2021-04-27

    Abstract: 本公开涉及半导体器件及方法。在一个实施例中,一种器件包括:沟道区域;栅极电介质层,位于沟道区域上;第一功函数调整层,位于栅极电介质层上,第一功函数调整层包括n型功函数金属;阻挡层,位于第一功函数调整层上;第二功函数调整层,位于阻挡层上,第二功函数调整层包括p型功函数金属,该p型功函数金属与n型功函数金属不同;以及填充层,位于第二功函数调整层上。

    半导体装置
    5.
    发明公开

    公开(公告)号:CN113130480A

    公开(公告)日:2021-07-16

    申请号:CN202011293437.0

    申请日:2020-11-18

    Abstract: 本发明实施例提供一种半导体装置。其包含鳍突出于基底之上;源极/漏极区位于鳍上方;多个纳米片位于源极/漏极区之间;以及栅极结构位于鳍上方和源极/漏极区之间,栅极结构包含:栅极介电材料围绕多个纳米片的每一个;第一衬垫材料围绕栅极介电材料;功函数材料围绕第一衬垫材料;第二衬垫材料围绕功函数材料;以及栅极电极材料围绕第二衬垫材料的至少一部分。

    浅沟槽填洞的测试图案层

    公开(公告)号:CN1617318A

    公开(公告)日:2005-05-18

    申请号:CN200410088483.1

    申请日:2004-11-03

    CPC classification number: H01L22/34 H01L21/76229

    Abstract: 本发明涉及一种用以测试浅沟槽填洞的测试区域设计。具体为一浅沟槽填洞的测试图案层,包括:一测试区域,其中该测试区域包括一外边,以定义出一第一内部区;及一测试图案层,该测试图案层位于第一内部区中,该测试图案层是由一浅沟槽形成,以供作测试浅沟槽绝缘区的缝隙填充,该测试图案层定义出一边缘以形成一第二内部区。每一测试区域的内部更包括至少一测试图案层。在一较佳实施例中,此测试图案层是一方形层,更甚者是一两个相反且相对的L形层,此两个L形层彼此不连续。如此,可以在STI形成之后,即以光学仪器检查,实时反应实际情形STI结构的填洞状况。可克服现有长条形STI测试图案层无法反应实际STI结构边角状况的缺点。

    多重金属层内连线结构
    9.
    发明公开

    公开(公告)号:CN1571152A

    公开(公告)日:2005-01-26

    申请号:CN200410046288.2

    申请日:2002-03-15

    CPC classification number: H01L2924/0002 H01L2924/00

    Abstract: 一种多重金属层内连线结构,设置于一具有电路的半导体基底上,该结构包括:一介电层,沉积于该半导体基底之上;第一金属线层与第二金属线层,分别镶嵌于介电层中,其中第一金属线层以一距离d,平行于第二金属线层;多个第一插塞,设置于介电层中,与该第一金属线层连接,与该半导体基底的电路构成电性连接;多第二插塞,设置于该介电层中与该第二金属线层连接,与该半导体基底的电路构成电性连接;第三金属线层与第四金属线层位于第一与第二金属线层上方,与第一与第二插塞连接以形成金属双镶嵌结构,其中,第三金属线层相邻于该第四金属线层的一边,大于下方该第一与第二金属线层间1/2d的位置,而第三与四金属线层间仍保持以距离d彼此平行。

    测试金属层间介电层强度的方法

    公开(公告)号:CN1176488C

    公开(公告)日:2004-11-17

    申请号:CN02107425.9

    申请日:2002-03-15

    CPC classification number: H01L2924/0002 H01L2924/00

    Abstract: 一种多重金属层内连线结构,设置于一具有电路的半导体基底上,该结构包括:一介电层,沉积于该半导体基底之上;第一金属线层与第二金属线层,分别镶嵌于介电层中,其中第一金属线层以一距离d,平行于第二金属线层;多个第一插塞,设置于介电层中,与该第一金属线层连接,与该半导体基底的电路构成电性连接;多第二插塞,设置于该介电层中与该第二金属线层连接,与该半导体基底的电路构成电性连接;第三金属线层与第四金属线层位于第一与第二金属线层上方,与第一与第二插塞连接以形成金属双镶嵌结构,其中,第三金属线层相邻于该第四金属线层的一边,大于下方该第一与第二金属线层间1/2d的位置,而第三与四金属线层间仍保持以距离d彼此平行。

Patent Agency Ranking