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公开(公告)号：CN108091576A
公开(公告)日：2018-05-29
申请号：CN201710351609.7
申请日：2017-05-18
Applicant: 意法半导体(鲁塞)公司
IPC: H01L21/48 , H01L23/488
CPC classification number: H01L23/573 , H01L21/31111 , H01L21/768 , H01L21/76802 , H01L21/76816 , H01L23/522 , H01L23/5226 , H01L23/5283 , H01L23/585 , H01L24/03 , H01L24/06 , H01L27/088
Abstract: 本申请涉及在集成电路中形成至少一个电中断的方法及相应集成电路。提供一种集成电路，包括在半导体衬底(SB)上方的大量导电焊盘，该大量导电焊盘分别位于该集成电路的部件区与该集成电路的第一金属化层级之间并且包封在绝缘区(RIS2)中，该大量焊盘包括与相应第一部件区(Z1)电接触的第一焊盘(PLT1)以及不与相应第二部件区(Z2)电接触的至少一个第二焊盘，以形成至少一个电中断。
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公开(公告)号：CN207009434U
公开(公告)日：2018-02-13
申请号：CN201720583122.7
申请日：2017-05-23
Applicant: 意法半导体(鲁塞)公司
IPC: H01L23/528
CPC classification number: H01L23/57 , H01L21/56 , H01L21/76807 , H01L21/76834 , H01L21/76877 , H01L21/76888 , H01L23/28 , H01L23/5226 , H01L23/528 , H01L23/53228 , H01L23/53295 , H01L23/573
Abstract: 本实用新型涉及一种集成电路。该集成电路包括互连部分(PITX)，该互连部分包括：位于由绝缘包封层(C1)覆盖的下金属化层级(Mn)与上金属化层级(Mn+1)之间的至少一个通孔层级(Vn)；以及至少一个电中断(C10)，该至少一个电中断在该通孔层级的至少第一通孔(V1)与该下金属化层级的至少第一轨(P1)之间，位于该包封层(C1)的层级处。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN207338359U
公开(公告)日：2018-05-08
申请号：CN201720557559.3
申请日：2017-05-18
Applicant: 意法半导体(鲁塞)公司
IPC: H01L23/488 , H01L21/768
CPC classification number: H01L23/573 , H01L21/31111 , H01L21/768 , H01L21/76802 , H01L21/76816 , H01L23/522 , H01L23/5226 , H01L23/5283 , H01L23/585 , H01L24/03 , H01L24/06 , H01L27/088
Abstract: 本申请涉及集成电路和物体。提供一种集成电路，包括在半导体衬底上方的大量导电焊盘，该大量导电焊盘分别位于该集成电路的部件区与该集成电路的第一金属化层级之间并且包封在绝缘区中，该大量焊盘包括与相应第一部件区电接触的第一焊盘以及不与相应第二部件区电接触的至少一个第二焊盘，以形成至少一个电中断。根据本申请的方案，能够实现免受在集成电路的各层的摄影顶视图的基础上实施的逆向工程的集成电路和相应物体。(ESM)同样的发明创造已同日申请发明专利
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Patent Agency Ranking
公开(公告)号：CN206271699U
公开(公告)日：2017-06-20
申请号：CN201621244897.3
申请日：2016-11-21
Applicant: 意法半导体(鲁塞)公司
IPC: H01L23/64
CPC classification number: H01L23/5223 , H01L21/76895 , H01L22/22 , H01L22/32 , H01L23/528 , H01L27/0207 , H01L28/60
Abstract: 本申请涉及包含电子芯片的半导体晶圆和集成电路芯片。该半导体晶圆的特征在于，每个芯片包括第一类型的至少一个部件，所述部件与根据所述芯片在所述晶圆中的位置而连接或不连接的辅助校正部件相关联。根据本公开实施例的方案，能够减小电子电路芯片的制造差量以增加制造效率并避免附加步骤。
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公开(公告)号：CN205069638U
公开(公告)日：2016-03-02
申请号：CN201520328769.6
申请日：2015-05-20
Applicant: 意法半导体(鲁塞)公司
CPC classification number: H01L28/60 , H01L27/0629 , H01L27/11524 , H01L27/11526 , H01L27/11531 , H01L29/42356 , H01L29/66181 , H01L29/7842 , H01L29/94 , H01L29/945
Abstract: 本公开涉及一种集成电路，该集成电路包括：衬底；至少一个部件，至少部分地布置在所述衬底的由绝缘区域所限定的有源区域内；电容性结构，具有被配置用于连接至第一电势的第一电极以及被配置用于连接至第二电势的第二电极，其中，所述电容性结构的所述第一电极和所述第二电极中的至少一个电极至少部分地位于所述绝缘区域内。
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公开(公告)号：CN206877986U
公开(公告)日：2018-01-12
申请号：CN201720572060.X
申请日：2017-05-22
Applicant: 意法半导体(鲁塞)公司
IPC: H01L23/50
CPC classification number: H01L23/5283 , H01L21/76804 , H01L21/76831 , H01L21/7685 , H01L21/76883 , H01L21/76892 , H01L23/5226 , H01L23/573
Abstract: 本申请涉及集成电路和物体。提供一种集成电路，该集成电路包括互连部分，该互连部分包括：至少一个通孔层级，该至少一个通孔层级位于下金属化层级与上金属化层级之间，该下金属化层级被绝缘包封层并且被金属化层级间绝缘层覆盖；以及至少一个电中断，该至少一个电中断位于该通孔层级的至少一个通孔与该下金属化层级的至少一个轨之间，该至少一个电中断包括附加绝缘层，该附加绝缘层具有与该金属化层级间绝缘层的构成完全相同的构成、位于该至少一个通孔与该至少一个轨之间并且被该包封层定界。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN204966495U
公开(公告)日：2016-01-13
申请号：CN201520602231.X
申请日：2015-08-11
Applicant: 意法半导体(鲁塞)公司
CPC classification number: H01L23/576 , G06F17/5068 , H01L21/768 , H01L21/76838 , H01L23/573 , H01L27/0203 , H01L2924/0002 , H01L2924/00
Abstract: 本实用新型的各个实施例涉及：致使对集成电路的逆向工程更加困难的集成电路。一种集成电路，其包括具有形成在其上的多个功能块的衬底。至少两个相同的功能块分别设置在集成电路上的两个或更多个不同位置处。提供了在功能块的内部和/或邻近区域中的电无源伪模块，其中至少两个不同的电无源伪模块被包括在该至少两个相同的功能块的内部和/或邻近区域中。
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公开(公告)号：CN204424255U
公开(公告)日：2015-06-24
申请号：CN201520120163.3
申请日：2015-02-28
Applicant: 意法半导体(鲁塞)公司
IPC: H01L27/115
CPC classification number: H01L29/1083 , H01L21/76224 , H01L21/763 , H01L27/11293 , H01L29/0649 , H01L29/78 , H01L29/7846
Abstract: 本实用新型涉及一种集成电路，包括基板和被至少部分地布置在由绝缘区域限制的基板的有源区域内的对压应力非有利地敏感的至少一个部件。为了处理有源区域中的压应力，电路进一步包括至少定位于绝缘区域中并且包含配置以降低有源区域中的压应力的内部区域的至少一个电惰性沟槽。内部区域被利用多晶硅填充。多晶硅填充的沟槽可以进一步延伸通过绝缘区域并且到基板中。
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