-
公开(公告)号：CN107546143A
公开(公告)日：2018-01-05
申请号：CN201611023603.9
申请日：2016-11-21
Applicant: 意法半导体(鲁塞)公司
IPC: H01L21/66
CPC classification number: H01L23/5223 , H01L21/76895 , H01L22/22 , H01L22/32 , H01L23/528 , H01L27/0207 , H01L28/60
Abstract: 本申请涉及电子芯片中的低差量部件。提供一种制造包含低差量部件的电子芯片的方法，包括以下步骤：根据部件在测试半导体晶圆中的位置映射所述部件的平均差量；将每个芯片的每个部件与辅助校正元件相关联；根据初始映射，通过掩蔽激活校正元件与每个部件的连接。
-
公开(公告)号：CN105390432B
公开(公告)日：2018-07-31
申请号：CN201510490352.4
申请日：2015-08-11
Applicant: 意法半导体(鲁塞)公司
CPC classification number: H01L23/576 , G06F17/5068 , H01L21/768 , H01L21/76838 , H01L23/573 , H01L27/0203 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的各个实施例涉及:致使对集成电路的逆向工程更加困难的集成电路制造方法、以及对应的集成电路。种集成电路,其包括具有形成在其上的多个功能块的衬底。至少两个相同的功能块分别设置在集成电路上的两个或更多个不同位置处。提供了在功能块的内部和/或邻近区域中的电无源伪模块,其中至少两个不同的电无源伪模块被包括在该至少两个相同的功能块的内部和/或邻近区域中。
-
公开(公告)号：CN104882446B
公开(公告)日：2018-03-20
申请号：CN201510091800.3
申请日：2015-02-28
Applicant: 意法半导体(鲁塞)公司
IPC: H01L27/112 , H01L29/78 , H01L21/763 , H01L21/762 , H01L29/10 , H01L29/06
CPC classification number: H01L29/1083 , H01L21/76224 , H01L21/763 , H01L27/11293 , H01L29/0649 , H01L29/78 , H01L29/7846
Abstract: 本发明涉及包括具有含弛豫压应力的有源区域的例如NMOS晶体管的部件的集成电路。其中，一种集成电路包括基板和被至少部分地布置在由绝缘区域限制的基板的有源区域内的对压应力非有利地敏感的至少一个部件。为了处理有源区域中的压应力，电路进一步包括至少定位于绝缘区域中并且包含配置以降低有源区域中的压应力的内部区域的至少一个电惰性沟槽。内部区域被利用多晶硅填充。多晶硅填充的沟槽可以进一步延伸通过绝缘区域并且到基板中。
-
公开(公告)号：CN105097803A
公开(公告)日：2015-11-25
申请号：CN201510261090.4
申请日：2015-05-20
Applicant: 意法半导体(鲁塞)公司
CPC classification number: H01L28/60 , H01L27/0629 , H01L27/11524 , H01L27/11526 , H01L27/11531 , H01L29/42356 , H01L29/66181 , H01L29/7842 , H01L29/94 , H01L29/945
Abstract: 一种在弛豫压应力下有源区域的部件及相关联的去耦电容器。一种集成电路包括衬底以及至少部分地布置在由绝缘区域限定的衬底的有源区域内的电路部件(诸如MOS器件或电阻)。包括第一电极(用于连接至诸如接地的第一电势)和第二电极(用于连接至诸如电源的第二电势)的电容性结构提供为与绝缘区域连接。第一和第二电极的一个至少部分地位于绝缘区域内。因此配置电容性结构以便于允许减小有源区域内的压应力。
-
公开(公告)号：CN107546143B
公开(公告)日：2021-05-07
申请号：CN201611023603.9
申请日：2016-11-21
Applicant: 意法半导体(鲁塞)公司
IPC: H01L21/66
Abstract: 本申请涉及电子芯片中的低差量部件。提供一种制造包含低差量部件的电子芯片的方法，包括以下步骤：根据部件在测试半导体晶圆中的位置映射所述部件的平均差量；将每个芯片的每个部件与辅助校正元件相关联；根据初始映射，通过掩蔽激活校正元件与每个部件的连接。
-
Patent Agency Ranking
公开(公告)号：CN105390432A
公开(公告)日：2016-03-09
申请号：CN201510490352.4
申请日：2015-08-11
Applicant: 意法半导体(鲁塞)公司
CPC classification number: H01L23/576 , G06F17/5068 , H01L21/768 , H01L21/76838 , H01L23/573 , H01L27/0203 , H01L2924/0002 , H01L2924/00 , H01L21/70 , H01L23/57 , H01L27/04
Abstract: 本发明的各个实施例涉及：致使对集成电路的逆向工程更加困难的集成电路制造方法、以及对应的集成电路。一种集成电路，其包括具有形成在其上的多个功能块的衬底。至少两个相同的功能块分别设置在集成电路上的两个或更多个不同位置处。提供了在功能块的内部和/或邻近区域中的电无源伪模块，其中至少两个不同的电无源伪模块被包括在该至少两个相同的功能块的内部和/或邻近区域中。
-
公开(公告)号：CN104882446A
公开(公告)日：2015-09-02
申请号：CN201510091800.3
申请日：2015-02-28
Applicant: 意法半导体(鲁塞)公司
IPC: H01L27/115 , H01L29/06
CPC classification number: H01L29/1083 , H01L21/76224 , H01L21/763 , H01L27/11293 , H01L29/0649 , H01L29/78 , H01L29/7846
Abstract: 本发明涉及包括具有含弛豫压应力的有源区域的例如NMOS晶体管的部件的集成电路。其中，一种集成电路包括基板和被至少部分地布置在由绝缘区域限制的基板的有源区域内的对压应力非有利地敏感的至少一个部件。为了处理有源区域中的压应力，电路进一步包括至少定位于绝缘区域中并且包含配置以降低有源区域中的压应力的内部区域的至少一个电惰性沟槽。内部区域被利用多晶硅填充。多晶硅填充的沟槽可以进一步延伸通过绝缘区域并且到基板中。
-
公开(公告)号：CN108091635B
公开(公告)日：2021-06-18
申请号：CN201710370417.0
申请日：2017-05-23
Applicant: 意法半导体(鲁塞)公司
IPC: H01L23/528
Abstract: 本发明涉及一种用于形成电中断的方法和一种集成电路。该集成电路包括互连部分(PITX)，该互连部分包括：位于由绝缘包封层(C1)覆盖的下金属化层级(Mn)与上金属化层级(Mn+1)之间的至少一个通孔层级(Vn)；以及至少一个电中断(C10)，该至少一个电中断在该通孔层级的至少第一通孔(V1)与该下金属化层级的至少第一轨(P1)之间，位于该包封层(C1)的层级处。
-
公开(公告)号：CN108091635A
公开(公告)日：2018-05-29
申请号：CN201710370417.0
申请日：2017-05-23
Applicant: 意法半导体(鲁塞)公司
IPC: H01L23/528
CPC classification number: H01L23/57 , H01L21/56 , H01L21/76807 , H01L21/76834 , H01L21/76877 , H01L21/76888 , H01L23/28 , H01L23/5226 , H01L23/528 , H01L23/53228 , H01L23/53295 , H01L23/573
Abstract: 本发明涉及一种用于形成电中断的方法和一种集成电路。该集成电路包括互连部分(PITX)，该互连部分包括：位于由绝缘包封层(C1)覆盖的下金属化层级(Mn)与上金属化层级(Mn+1)之间的至少一个通孔层级(Vn)；以及至少一个电中断(C10)，该至少一个电中断在该通孔层级的至少第一通孔(V1)与该下金属化层级的至少第一轨(P1)之间，位于该包封层(C1)的层级处。
-
公开(公告)号：CN108091577A
公开(公告)日：2018-05-29
申请号：CN201710365524.4
申请日：2017-05-22
Applicant: 意法半导体(鲁塞)公司
IPC: H01L21/48 , H01L23/488
CPC classification number: H01L23/5283 , H01L21/76804 , H01L21/76831 , H01L21/7685 , H01L21/76883 , H01L21/76892 , H01L23/5226 , H01L23/573
Abstract: 本申请涉及在集成电路的互连部分中形成电中断的方法及集成电路。提供一种集成电路，该集成电路包括互连部分(PITX)，该互连部分包括：至少一个通孔层级(V1)，该至少一个通孔层级位于下金属化层级(M1)与上金属化层级(M2)之间，该下金属化层级被绝缘包封层(C1)并且被金属化层级间绝缘层(C2)覆盖；以及至少一个电中断(CS3)，该至少一个电中断位于该通孔层级的至少一个通孔(V11)与该下金属化层级的至少一个轨(P1)之间，该至少一个电中断包括附加绝缘层(CS3)，该附加绝缘层具有与该金属化层级间绝缘层(C2)的构成完全相同的构成、位于该至少一个通孔(V11)与该至少一个轨(P1)之间并且被该包封层(C1)定界。
-
-
-
-
-
-
-
-
-
Search Results
18
records
(took 0.028 seconds)
