公开(公告)号：CN1245339A

公开(公告)日：2000-02-23

申请号：CN99106127.6

申请日：1999-04-28

Applicant: 松下电器产业株式会社

Inventor： 寺田裕 ,  吉河武文

IPC: G11C11/407

CPC classification number: G11C7/1093 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1078 ,  G11C7/22

Abstract: 本发明为一种输入及输出装置,比较器5比较时钟信号CLK的数据取入边沿和从输入缓冲器11输出的数据信号D1’的上升沿、下降沿之时刻,延迟电路31根据比较结果,让时钟信号CLK推迟一所定时间,延迟电路32让时钟信号CLK推迟另一所定时间。数据信号D1’的逻辑值为“H”时,选择器4选择延迟电路31的延迟时钟信号CLK－LH,其逻辑值为“L”时,选择延迟电路32的延迟时钟信号CLK－HL。保持电路21根据选择器4所选择的延迟时钟信号锁存数据信号D1’。

公开(公告)号：CN1197294A

公开(公告)日：1998-10-28

申请号：CN98107049.3

申请日：1998-02-04

Applicant: 松下电器产业株式会社

Inventor： 山内宽行 ,  赤松宽范 ,  岩田彻 ,  楠本馨一 ,  高桥学志 ,  寺田裕 ,  平田贵士

IPC: H01L23/58 ,  H01L21/70 ,  H01L27/00

CPC classification number: G01R31/3004 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的半导体器件包括:包括多个电路块的阵列部分;漏电流切断部分,用于切断出现在阵列部分中多个电路块的至少一个中的漏电流;以及控制部分,用于根据漏电流切断信息控制漏电流切断部分。

公开(公告)号：CN102640281B

公开(公告)日：2014-04-30

申请号：CN201080055292.9

申请日：2010-12-15

Applicant: 松下电器产业株式会社

Inventor： 寺田裕 ,  仓田胜一

IPC: H01L21/8246 ,  G11C16/04 ,  H01L27/112

CPC classification number: H01L27/112 ,  G11C16/0408 ,  G11C16/06 ,  H01L27/115 ,  H01L27/11519

Abstract: 本发明公开了一种半导体存储装置。在各存储单元由一个晶体管构成的半导体存储装置中，上述存储单元由相邻的2比特形成一个扩散图案(4)，相邻的两个晶体管共用源极区域，两个漏极区域被隔离。并且，在配置有各个扩散图案(4)中的至少一列的多个阵列(120、130)中，每个阵列分别具有独立的位线。而且，在阵列分割边界部，每个阵列的位线的各个端部分别位于在一个扩散图案(4)上隔着共用的源极区域彼此隔离的两个漏极区域上。这样一来，能够确保充分的位线分离宽度，并实现面积缩减。

公开(公告)号：CN102640281A

公开(公告)日：2012-08-15

申请号：CN201080055292.9

申请日：2010-12-15

Applicant: 松下电器产业株式会社

Inventor： 寺田裕 ,  仓田胜一

IPC: H01L21/8246 ,  G11C16/04 ,  H01L27/112

CPC classification number: H01L27/112 ,  G11C16/0408 ,  G11C16/06 ,  H01L27/115 ,  H01L27/11519

Abstract: 本发明公开了一种半导体存储装置。在各存储单元由一个晶体管构成的半导体存储装置中，上述存储单元由相邻的2比特形成一个扩散图案(4)，相邻的两个晶体管共用源极区域，两个漏极区域被隔离。并且，在配置有各个扩散图案(4)中的至少一列的多个阵列(120、130)中，每个阵列分别具有独立的位线。而且，在阵列分割边界部，每个阵列的位线的各个端部分别位于在一个扩散图案(4)上隔着共用的源极区域彼此隔离的两个漏极区域上。这样一来，能够确保充分的位线分离宽度，并实现面积缩减。

公开(公告)号：CN1185657C

公开(公告)日：2005-01-19

申请号：CN99106127.6

申请日：1999-04-28

Applicant: 松下电器产业株式会社

Inventor： 寺田裕 ,  吉河武文

IPC: G11C7/10

CPC classification number: G11C7/1093 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1078 ,  G11C7/22

Abstract: 本发明为一种输入及输出装置，比较器(5)比较时钟信号(CLK)的数据取入边沿和从输入缓冲器(11)输出的数据信号(D1’)的上升沿、下降沿之时刻，延迟电路(31)根据比较结果，让时钟信号(CLK)推迟一所定时间，延迟电路(32)让时钟信号(CLK)推迟另一所定时间。数据信号(D1’)的逻辑值为“H”时，选择器(4)选择延迟电路(31)的延迟时钟信号(CLK_LH)，其逻辑值为“L”时，选择延迟电路(32)的延迟时钟信号(CLK_HL)。保持电路(21)根据选择器(4)所选择的延迟时钟信号锁存数据信号(D1’)。

公开(公告)号：CN1159847C

公开(公告)日：2004-07-28

申请号：CN99125496.1

申请日：1999-12-09

Applicant: 松下电器产业株式会社

Inventor： 山内宽行 ,  寺田裕

IPC: H03K17/30

CPC classification number: H03F3/45717

Abstract: 主比较电路2供出对应于差动信号TX、XTX的电位差Va的检测电流Icomp；参考差动电压生成电路4生成对应于差动信号的中间电位Vm的参考差动电压OFS、XOFS；从比较电路5供出对应于该电位差的电流，作偏置电流Ioffset。因装置1输出电流Icomp、Ioffset的差电流，故其输出入特性具有偏置。因电路2、5的电路结构相同，故当电路2的Va-Icomp特性随电位Vm变化时，偏置电流Ioffset也发生同样的变化。结果，即使差动信号的电位发生变动，装置1的偏置电压也不会发生什么变化。