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公开(公告)号：CN113035952B
公开(公告)日：2024-06-21
申请号：CN202011510550.X
申请日：2020-12-18
Applicant: 三菱电机株式会社
Abstract: 涉及半导体装置及集成电路。改善在RESURF区域形成的MOSFET的耐压性能的提高与接通电阻的降低之间的折衷关系。半导体装置具有：N型扩散层(3)，形成于P型扩散层(1)的表层部，作为RESURF区域而起作用；N型填埋扩散层(2)，形成于N型扩散层(3)的高电位侧电路侧的底部，杂质峰值浓度比N型扩散层(3)高；以及MOSFET，将N型扩散层(3)作为漂移层。MOSFET具有：热氧化膜(9)，形成于成为漏极区域的N型扩散层(4)与成为源极区域的N型扩散层(7)之间；以及N型扩散层(14)，形成于热氧化膜(9)之下，杂质峰值浓度比N型扩散层(3)高。N型扩散层(14)的低电位侧电路侧的端部比N型填埋扩散层的低电位侧电路侧的端部更靠近低电位侧电路。
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公开(公告)号：CN113140615A
公开(公告)日：2021-07-20
申请号：CN202110035225.0
申请日：2021-01-12
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L27/088
Abstract: 得到不会使高耐压分离区域和高耐压MOS的RESURF耐压降低，能够对高耐压分离区域和高耐压MOS之间的泄漏电流进行抑制的半导体装置。高耐压分离区域具有在半导体基板(8)的主面形成的第2导电型的第1扩散层(9)。高耐压MOS具有在半导体基板(8)的主面形成的第2导电型的第2扩散层(10)。低电位侧电路区域具有在半导体基板(8)的主面形成的第1导电型的第3扩散层(11)。在第1扩散层(9)和第2扩散层(10)之间露出的半导体基板(8)的主面形成有杂质浓度比半导体基板(8)高的第1导电型的第4扩散层(12)。第4扩散层(12)从高电位侧电路区域向低电位侧电路区域延伸，该第4扩散层没有与第3扩散层(11)接触。
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公开(公告)号：CN113035952A
公开(公告)日：2021-06-25
申请号：CN202011510550.X
申请日：2020-12-18
Applicant: 三菱电机株式会社
Abstract: 涉及半导体装置及集成电路。改善在RESURF区域形成的MOSFET的耐压性能的提高与接通电阻的降低之间的折衷关系。半导体装置具有：N型扩散层(3)，形成于P型扩散层(1)的表层部，作为RESURF区域而起作用；N型填埋扩散层(2)，形成于N型扩散层(3)的高电位侧电路侧的底部，杂质峰值浓度比N型扩散层(3)高；以及MOSFET，将N型扩散层(3)作为漂移层。MOSFET具有：热氧化膜(9)，形成于成为漏极区域的N型扩散层(4)与成为源极区域的N型扩散层(7)之间；以及N型扩散层(14)，形成于热氧化膜(9)之下，杂质峰值浓度比N型扩散层(3)高。N型扩散层(14)的低电位侧电路侧的端部比N型填埋扩散层的低电位侧电路侧的端部更靠近低电位侧电路。
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公开(公告)号：CN104425454B
公开(公告)日：2017-05-17
申请号：CN201410363851.2
申请日：2014-07-28
Applicant: 三菱电机株式会社
Inventor： 清水和宏
IPC: H01L23/538
CPC classification number: H01L29/0649 , H01L21/762 , H01L23/5223 , H01L23/5225 , H01L27/0203 , H01L27/1203 , H01L28/86 , H01L2224/05554 , H01L2224/48463 , H01L2924/13055 , H01L2924/13091 , H01L2924/00
Abstract: 得到一种能够降低制造成本，能够使动作稳定化的半导体装置。在填埋氧化膜(2)上设有活性硅层(3)。活性硅层具有低压区域(4)、高压区域(5)及连接区域(6)。沟槽隔离部(7)将低压区域、高压区域及连接区域彼此绝缘隔离。在低压区域设有低电位信号处理电路(8)，在高压区域设有高电位信号处理电路(9)。电容(15、17)设置在连接区域上，将交流信号从低电位信号处理电路传送至高电位信号处理电路。电容具有与低电位信号处理电路连接的低电位电极(15a、17a)和与高电位信号处理电路连接的高电位电极(15b、17b)。低电位电极和高电位电极分别具有层叠的多个配线层，两者的配线层彼此的侧壁相对而进行电容耦合。
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公开(公告)号：CN101882885B
公开(公告)日：2013-07-31
申请号：CN201010143128.5
申请日：2010-02-24
Applicant: 三菱电机株式会社
Inventor： 清水和宏
CPC classification number: H03K17/161 , H01L21/76202 , H01L21/823481 , H01L23/5225 , H01L24/05 , H01L24/48 , H01L24/49 , H01L27/0629 , H01L29/0696 , H01L29/402 , H01L29/42368 , H01L29/7816 , H01L29/8611 , H01L2224/04042 , H01L2224/05556 , H01L2224/05599 , H01L2224/48247 , H01L2224/48465 , H01L2224/49171 , H01L2924/00014 , H01L2924/01004 , H01L2924/01006 , H01L2924/01011 , H01L2924/01013 , H01L2924/01014 , H01L2924/01015 , H01L2924/01023 , H01L2924/01032 , H01L2924/01033 , H01L2924/01041 , H01L2924/01046 , H01L2924/0106 , H01L2924/01067 , H01L2924/01068 , H01L2924/01074 , H01L2924/01082 , H01L2924/014 , H01L2924/12032 , H01L2924/12036 , H01L2924/12041 , H01L2924/1305 , H01L2924/13055 , H01L2924/1306 , H01L2924/13091 , H01L2924/14 , H01L2924/19041 , H01L2924/30107 , H01L2924/3025 , H02M7/003 , H01L2924/00 , H01L2224/45099
Abstract: 半导体装置(HVIC)包含形成于半导体衬底(29)的低电位侧电路(1)、高电位侧电路(2)、假想接地电位焊盘(11)、共同接地电位焊盘(6)及二极管(D3)。低电位侧电路(1)驱动低电位侧功率晶体管(Q1)。高电位侧电路(2)设于高电位区域(HVLR)，驱动高电位侧功率晶体管(Q2)。假想接地电位焊盘(11)，配置在高电位区域(HVLR)，与两功率晶体管(Q2，Q1)的连接节点(PA)耦合，对高电位侧电路(2)供给假想接地电位。共同接地电位焊盘(6)对低电位侧电路(1)及高电位侧电路(2)供给共同的接地电位。二极管的负极与假想接地电位焊盘(11)连接，正极与共同接地电位焊盘(6)连接。
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Patent Agency Ranking
公开(公告)号：CN101399532A
公开(公告)日：2009-04-01
申请号：CN200810176147.0
申请日：2004-04-23
Applicant: 三菱电机株式会社
Inventor： 清水和宏
CPC classification number: H03K17/063 , H01L27/088
Abstract: 本发明的课题是，提供防止了用于进行电源线的桥式整流的半导体元件遭到破坏的功率集成电路器件。本发明制成了将HNMOS晶体管(4)的漏电极与NMOS晶体管(21)的栅电极连接，经电阻(32)对NMOS晶体管(21)的漏电极施加逻辑电路电压VCC，对NMOS晶体管(21)的源电极施加接地电位的结构。于是，借助于用接口电路(1)监测NMOS晶体管(21)的漏电位V2，间接地监测了电位VS。
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公开(公告)号：CN1306586C
公开(公告)日：2007-03-21
申请号：CN200410038652.0
申请日：2004-05-08
Applicant: 三菱电机株式会社
Inventor： 清水和宏
IPC: H01L21/76 , H01L27/088 , H01L29/78
CPC classification number: H01L29/7816 , H01L21/763 , H01L21/823481 , H01L27/088 , H01L29/063 , H01L29/0696 , H01L29/0878 , H01L29/402 , H01L29/7801 , H01L29/7823 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了可以提高电涌耐压的半导体技术。利用p杂质区(3)在n-半导体层(2)内划分出RESURF隔离区。利用沟槽隔离结构(8a)和p杂质区(3)在RESURF隔离区内的n-半导体层(2)中划分出沟槽隔离区。在沟槽隔离区内设置nMOS晶体管(103)，在RESURF隔离区内在沟槽隔离区外设置控制电路。在与nMOS晶体管(103)的漏电极(14)连接的n+杂质区(7)的下方，在n-半导体层(2)与p-半导体衬底(1)的界面处形成n+掩埋杂质区(4)。
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公开(公告)号：CN1303689C
公开(公告)日：2007-03-07
申请号：CN200410031307.4
申请日：2004-03-26
Applicant: 三菱电机株式会社
IPC: H01L27/04
CPC classification number: H01L21/761 , H01L27/0921 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的课题是得到能够避免因高压侧浮动偏移电压VS的负变动引起的误动作和锁存击穿的半导体器件。在NMOS(14)与PMOS(15)之间，在n型杂质区(28)的上表面内以与p型阱(29)相接的方式形成p+型杂质区(33)。在p+型杂质区(33)上形成电极(41)，电极(41)与高压侧浮动偏移电压端子VS连接。p+型杂质区(33)的杂质浓度比p型阱(29)的杂质浓度高，另外，p+型杂质区(33)形成得比p型阱(29)浅。在p+型杂质区(33)与PMOS(15)之间，在n型杂质区(28)的上表面内形成n+型杂质区(32)。在n+型杂质区(32)上形成电极(40)，电极(40)与高压侧浮动供给绝对电压VB端子连接。
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公开(公告)号：CN1921071A
公开(公告)日：2007-02-28
申请号：CN200610105554.3
申请日：2006-07-18
Applicant: 三菱电机株式会社
IPC: H01L21/288 , H01L21/3205 , H01L21/31 , H01L21/768 , H01L21/66 , H01L21/00 , H01L23/48 , H01L23/525 , H01L23/60 , B41J2/135 , B41J2/04
Abstract: 半导体制造装置中的描绘图案印刷部具有分别射出导电性溶剂、绝缘性溶剂和界面处理液的印刷头，印刷头根据来自晶片测试部的描绘图案的信息、来自存储部的与该晶片有关的信息和来自芯片坐标识别部的坐标信息，可以对该晶片印刷所要的电路描绘图案，半导体制造方法使用半导体制造装置，并利用印刷处理形成所要的电路，制造出半导体装置，在半导体装置上形成焊盘电极等，以便可以利用电路描绘图案的印刷对该半导体装置进行修整处理。
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