-
公开(公告)号：CN110247663A
公开(公告)日：2019-09-17
申请号：CN201810195754.5
申请日：2018-03-09
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开了一种高速动态比较器，包括输入NMOS管M1/M2，由NMOS管M4/M5和PMOS管M7/M8构成的锁存器结构，由NMOS管M6和PMOS管M9构成的复位控制开关，由NMOS管M3/M10/M11构成的下拉管；同时还包括反相器I0/I1/I2，延迟单元d1/d2，与门AND1/AND2，以及同或门XNOR；本发明通过控制M10和M11的先后关闭顺序来使tip和tin同时导通形成高速模式和低速模式，进而导通电流增大，进而先进入锁存状态，从而可以对噪声进行有效的抑制，此外，还可以将该高速动态比较器现有的逐次逼近型模数转换器和电子设备中，实现广泛的应用价值。
-
公开(公告)号：CN110247662A
公开(公告)日：2019-09-17
申请号：CN201810194993.9
申请日：2018-03-09
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开了一种高速低功耗比较器，包括输入NMOS管M1/M2，由NMOS管M4/M5和PMOS管M7/M8构成的锁存器结构，由NMOS管M6和PMOS管M9构成的复位控制开关，由NMOS管M3/M10/M11构成的下拉管；同时还包括反相器I0/I1/I2，延迟单元d1/d2，与门AND1/AND2，以及同或门XNOR；本发明通过在下拉管添加同或门进行控制，来防止tip和tin所在通路与下拉管导通产生静态功耗，以及增加两个复位开关，使输出Dp和Dn不至于被拉低至0或者拉高至Vdd，进而是比较器快速进入锁存，以此来到达电压变化小，电容反复少，功耗低的效果，此外，还可以将该噪声抑制比较器现有的逐次逼近型模数转换器和电子设备中，实现广泛的应用价值。
-
公开(公告)号：CN109687872A
公开(公告)日：2019-04-26
申请号：CN201910140900.9
申请日：2019-02-26
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明属于模拟或数模混合集成电路技术领域，涉及一种高速SAR_ADC数字逻辑电路，具体为一种用于SAR_ADC的高速数字逻辑电路及采样调节方法，所述数字逻辑电路包括并行的比较器和逻辑控制单元，以及电容阵列DAC；比较器和逻辑控制单元被时钟信号同时触发；比较器输出有效比较结果Dp/Dn，逻辑控制单元输出相应的上升沿信号，通过设置延迟匹配，使得上升沿信号略晚于比较器输出Dp/Dn，Dp/Dn则被对应的上升沿信号捕获，从而建立电容阵列；本发明消除了传统并行数字逻辑采用数字逻辑窗口来捕获比较器效输出结果所带来的电容阵列错误建立的缺点；在采用异步逻辑的情况下，可以最大程度上增加SAR_ADC的采用时间。
-
公开(公告)号：CN106960822B
公开(公告)日：2018-11-23
申请号：CN201710204738.3
申请日：2017-03-30
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H01L23/00 , H01L23/525
Abstract: 本发明公开了基于熔丝修调技术的集成电路自毁电路，接收模块，用于接收自毁命令和自毁密码；密码校验模块，用于完成自自毁密码校验防止误触发自毁；熔丝触发电路，用于在密码校验通过后向触发自毁控制模块发出触发信号；触发自毁控制模块，用于在接到熔丝触发电路输入的触发信号后，永久性熔断内部的熔丝电路中的熔丝；同时触发自毁控制模块产生一个伪随机码控制信号，该伪随机码控制信号用于控制数据流正常连接或交叉连接。本发明由于采用了熔丝修调技术，不改变集成电路的外部状态，更具安全性和隐蔽性；由于采用了伪随机码使得自毁后的集成电路功能异常的规律不容易被发现，更具迷惑性。
-
公开(公告)号：CN108471306A
公开(公告)日：2018-08-31
申请号：CN201810239475.4
申请日：2018-03-22
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03K23/66
Abstract: 本发明提供一种任意整数倍数分频器，包括多个D触发器，所述多个D触发器之间依次连接，形成串联结构，所述多个D触发器包括一个或多个结构相同的从触发器，以及处于串联结构起始端的首触发器；通过调整所述从触发器的数量，完成对信号的任意整数倍的分频处理；本发明仅仅通过多个D触发器的串联而成，结构非常简单，并且可以通过增加或者减少D触发器的数量，任意调节分频的倍数，与传统结构相比，本发明中的任意倍数分频器结构，在满足结构简单的基础上，大大提高了分频器的复用性和灵活性，丰富了模数电路混合设计，促进了集成电路制造技术的水平的提高。
-
Patent Agency Ranking
公开(公告)号：CN108173521A
公开(公告)日：2018-06-15
申请号：CN201810060252.1
申请日：2018-01-22
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明提供一种基于电荷泵结构的低功耗残差放大器，其第一开关的一端作为第一输入端，连接第一差分输入信号，另一端连接第一电容的上极板；第二开关的一端连接第一电容的上极板，另一端连接第二电容的上极板；第三开关的一端作为第二输入端，连接第二差分输入信号，另一端连接第一电容的下极板；第四开关的一端作为第三输入端，连接第二差分输入信号，另一端连接第二电容的下极板；第五开关的一端作为第四输入端，连接第一差分输入信号，另一端连接第一电容的下极板；第六开关的一端连接第一电容的上极板，另一端连接第二电容的下极板；第二开关与第二电容上极板的连接节点作为输出端。本发明可以在降低功耗的同时降低模数转换器设计难度。
-
公开(公告)号：CN104811203B
公开(公告)日：2017-10-13
申请号：CN201510256338.8
申请日：2015-05-19
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03M1/38
CPC classification number: H03M1/0809 , H03M1/00 , H03M1/0695 , H03M1/1023 , H03M1/12 , H03M1/144 , H03M1/204 , H03M1/282
Abstract: 本发明提供一种2bits per circle高速逐次逼近型模数转换器，包括开关S2、采样开关S1和S3、电容阵列DAC1和DAC2、比较器COMP1‑COMP3、编码电路、与电容阵列DAC1对应的开关阵列SW1和与电容阵列DAC2对应的开关阵列SW2，以及移位寄存器和数字校正单元。本发明提供的模数转换器，相比于传统1bit per circle结构的逐次逼近型模数转换器其工作速度可以提高一倍，相比于传统2bit per circle结构的逐次逼近型模数转换器，可以在高位大电容不完全建立的情况下，继续进行逐次逼近过程并且不会因此发生错误，且不需要加入冗余位电容来补偿前级大电容建立不完全所造成的误差；且由于编码电路的存在，可以有效的实现从温度计码到二进制码的转换，并且还可通过随机化选通三个比较器来减小比较器所带来的固有误差。
-
公开(公告)号：CN104617957B
公开(公告)日：2017-08-15
申请号：CN201510049807.9
申请日：2015-01-30
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03M1/38
Abstract: 本发明提供一种异步逐次逼近型模数转换器，包括：模数转换器，适于根据采样信号获取两个输入信号；比较器，适于比较两个输入信号电压值，生成比较结果，将其转化成第一控制信号；顺序脉冲发生器，适于根据采样信号和第一控制信号产生第一输出信号，适于控制第一输出信号的电平从高到低依次由低电平变高电平；异步逐次逼近型寄存器，适于根据比较结果与第一输出信号共同触发，产生第二输出信号，根据第一输出信号中上升沿锁存被触发的第二输出信号，根据其调节模数转换器的两个输入信号电压大小；逻辑开关控制器，包括延迟模块，其适于产生下降沿延迟的第二控制信号，还用于产生使能信号，根据其控制比较器工作状态。本发明提高了模数转换速度。
-
公开(公告)号：CN100365938C
公开(公告)日：2008-01-30
申请号：CN200410006592.4
申请日：2004-03-11
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03M1/12
Abstract: 本发明涉及一种12位折叠插入结构A/D转换器，其特征在于内部的高六位A/D和低七位A/D均为折叠插入结构，采用两步转换的方法构成一个高速12位A/D转换器。内部的时序电路产生九相时钟，控制整个12位A/D正常工作；差分输入的模拟信号inP和inN分别经过采样开关和第一个跟踪保持放大器TH1，由TH1的输出同时进入高六位A/D(ADC6)和第二跟踪保持放大器TH2；模拟信号进入ADC6后，产生6位数码，进入D-触发器组和六位D/A转换器(DAC6)，同时通过DAC6产生一个模拟信号与TH2出来的输入模拟信号相减，形成残差；经残差放大器放大32倍后，进入低七位A/D，并得到一个7位数码；低7位数码进入D-触发器组，与上一个进入D-触发器组的高6位数码同步，并通过校正电路进行数字校正后，经三态电路输出12位数码。
-
公开(公告)号：CN1670946A
公开(公告)日：2005-09-21
申请号：CN200510052287.3
申请日：2005-02-16
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H01L21/822 , H01L27/04
Abstract: 本发明涉及一种高压大功率低压差线性集成稳压电源电路的制造方法。该方法步骤包括：首先利用硅/硅键合、减薄抛光技术方法获得所需要的SOI片，然后在SOI材料片上通过深槽刻蚀、多晶硅回填的介质隔离技术方法结合纵向PNP与纵向NPN兼容的双极工艺进行所述的高压大功率低压差线性集成稳压电源电路的制造。该方法制造的电源电路不仅消除了PN结隔离所带来的PN结漏电不能满足特殊场合需要的缺点，同时元器件到隔离的距离可以大幅度降低，缩小了芯片面积，从而芯片成品率得到了提高，是一种制造高压大功率低压差线性集成稳压电源电路的理想制造方法。
-
-
-
-
-
-
-
-
-
Search Results
62
records
(took 0.052 seconds)
