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公开(公告)号：CN110147564B
公开(公告)日：2022-11-01
申请号：CN201910112255.X
申请日：2019-02-13
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F115/06
Abstract: 生成IC布局图的方法包括使有源区与第一栅极区和第二栅极区相交以限定第一反熔丝结构和第二反熔丝结构的位置，利用第一导电区覆盖第一栅极区以限定第一导电区和第一栅极区之间的电连接的位置，以及利用第二导电区覆盖第二栅极区以限定第二导电区和第二栅极区之间的电连接的位置。第一导电区和第二导电区沿着与第一栅极区和第二栅极区延伸的方向垂直的方向对准，以及由计算机的处理器执行使有源区与第一栅极区相交、使有源区与第二栅极区相交、覆盖第一栅极区或覆盖第二栅极区中的至少一个。本发明的实施例还提供了集成电路布局、器件和系统。
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公开(公告)号：CN114023721A
公开(公告)日：2022-02-08
申请号：CN202111201595.3
申请日：2021-10-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/525 , H01L27/112
Abstract: 一种可熔结构，包括金属线，该金属线所具有的不同部分具有不同的厚度。金属线的较薄部分设计成在较低电压下破坏性地改变，而金属线的较厚部分设计成在较高电压下破坏性地改变。另外，一个或者多个伪结构设置成接近于金属线的较薄部分。在一些实施例中，伪结构放置成足够接近以使得在金属线破坏性地改变时能够防止金属溅射。本申请的实施例还提供一种可熔结构的制造方法。
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公开(公告)号：CN109585441B
公开(公告)日：2021-08-03
申请号：CN201811140011.4
申请日：2018-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 本发明的实施例提供一种静电放电电路包括：NMOS晶体管的串接，包括可操作地串接到第二NMOS晶体管的第一NMOS晶体管；第一单栅氧化层静电放电控制电路，耦合到第一NMOS晶体管并配置成在静电放电事件期间导通第一NMOS晶体管，第一单栅氧化层控制电路耦合到第一NMOS晶体管在第一电压处的总线和第二电压的第一节点；第二单栅氧化层静电放电控制电路，其可操作地耦合到第二NMOS晶体管并且被配置为在静电放电事件期间导通第二NMOS晶体管并且在正常操作期间关断第二NMOS；和分压电路，可操作地连接到第一电压的第一总线和接地电压的第二总线。
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公开(公告)号：CN110147564A
公开(公告)日：2019-08-20
申请号：CN201910112255.X
申请日：2019-02-13
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 生成IC布局图的方法包括使有源区与第一栅极区和第二栅极区相交以限定第一反熔丝结构和第二反熔丝结构的位置，利用第一导电区覆盖第一栅极区以限定第一导电区和第一栅极区之间的电连接的位置，以及利用第二导电区覆盖第二栅极区以限定第二导电区和第二栅极区之间的电连接的位置。第一导电区和第二导电区沿着与第一栅极区和第二栅极区延伸的方向垂直的方向对准，以及由计算机的处理器执行使有源区与第一栅极区相交、使有源区与第二栅极区相交、覆盖第一栅极区或覆盖第二栅极区中的至少一个。本发明的实施例还提供了集成电路布局、器件和系统。
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公开(公告)号：CN103928044B
公开(公告)日：2016-12-28
申请号：CN201310015340.7
申请日：2013-01-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/18
CPC classification number: G11C17/12 , G11C7/10 , G11C7/1006 , G11C13/0069 , G11C16/10 , G11C17/14 , H01L27/11226
Abstract: 本发明公开了一种存储器编程方法和存储器，该方法包括：确定存储器每列存储单元中连续且编码值为第一编码值的多个存储单元；对存储器中的每列存储单元进行分组；优化每个子组的编码及连续第一编码值的存储单元的编码。通过对存储器中的每个存储单元晶体管的连接方式进行优化设计，从而有效减小了存储器阵列的面积，减少了与位线连接的晶体管的数量，降低了位线电容，有效提高了存储器的整体性能。
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Patent Agency Ranking
公开(公告)号：CN101741376B
公开(公告)日：2016-08-03
申请号：CN200910209147.0
申请日：2009-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185
CPC classification number: H03K3/356113 , H03K3/356182
Abstract: 本发明公开了用于具有内部低电压电源(VCCL)和外部高压电源(VCCH)的集成电路系统内的电平转换电路，该电平转换电路包括：连接到VCCH的一对交叉耦合的PMOS晶体管，源极连接到地电位(VSS)和栅极连接到在VCCL和VSS之间摇摆的第一信号的NMOS晶体管，以及耦合在第一PMOS晶体管的漏极和第一NMOS晶体管的漏极之间的第一阻断器件，当第一信号是在静止状态或在从逻辑高到一个逻辑低的转变中时，第一阻断器件被设定为在第一PMOS晶体管和第一NMOS晶体管的漏极之间传导激活电流，当第一信号从逻辑低到逻辑高的转变时第一次阻断器件配置为关断第一PMOS晶体管和第一NMOS晶体管漏极之间的激活电流。
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公开(公告)号：CN103795049A
公开(公告)日：2014-05-14
申请号：CN201210421461.7
申请日：2012-10-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H02H9/04
Abstract: 一些涉及ESD保护电路的集成电路(IC)实施例。IC包括许多电连接至ESD敏感电路上的IC焊盘。这些IC焊盘将外部电路与IC相连接，由一个或多个电源地焊盘和一个或多个输入输出(I/O)焊盘组成。IC还包括许多分别连接至多个IC焊盘的ESD保护器件。一个触发电路(集成在IC里面)被用于检测在电源焊盘上的ESD事件，并且响应于检测，将ESD能量同时分流到所述电源焊盘的ESD保护器件和所述I/O焊盘的ESD保护器件。本发明还公开了其他实施例。本发明还提供了使用输入输出(I/O)焊盘的ESD保护方案。
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公开(公告)号：CN102262902B
公开(公告)日：2014-04-02
申请号：CN201010578477.X
申请日：2010-12-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C16/10
Abstract: 本发明提供一种字符线驱动器电路，用以驱动在一内存阵列中的一字符线。此字符线驱动器电路包含一NAND电路具有一对地址输入与一输出；一输出反向器具有一反向器电源供应节点、一输入耦合至NAND电路的输出、以及用以提供一字符线信号的一输出；一电源栅极耦合在一第一电源供应节点与反向器电源供应节点之间；以及一控制电路耦合至电源栅极。控制电路控制电源栅极，以使字符线驱动器电路响应于NAND电路的输出，而处于工作模式或待机模式。
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公开(公告)号：CN101840723B
公开(公告)日：2014-04-02
申请号：CN201010197245.X
申请日：2010-06-02
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C7/065 , G11C7/08 , G11C2207/005
Abstract: 本发明涉及一种感测放大器及其操作方法，该感测放大器具有一对晶体管(例如：晶体管P2与晶体管P3)用以在适切的状况条件下，致使在数据线DL与数据线DLB上的数据直接预设在感测放大器的内部节点(例如：节点S与节点SB)，从而可予以进行数据的读取。此外，晶体管P2与晶体管P3亦容许内部节点S与SB，共享由数据线DL与数据线DLB所构成的预先充电机制。
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公开(公告)号：CN102800355A
公开(公告)日：2012-11-28
申请号：CN201210021129.1
申请日：2012-01-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C7/227 , G11C11/418
Abstract: 本发明公开了SRAM定时单元装置和方法，具体公开了用于提供SRAM定时跟踪单元电路。在实施例中，该装置包括：SRAM阵列，该阵列包括成行和成列布置的静态随机存储器单元；多个字线，每个字线都沿着其中一行与存储器单元连接；时钟发生器，用于输出时钟信号；字线发生电路，用于响应于一个时钟信号在多个字线上产生脉冲，并且用于响应于一个时钟信号结束脉冲；跟踪单元，用于按照SRAM跟踪时间接收时钟信号以及向时钟发生电路输出字线脉冲结束信号；其中，跟踪单元进一步包括设置于SRAM阵列中并且串联的SRAM跟踪电路，用于提供指示SRAM跟踪时间的信号。本发明还公开了用于SRAM定时的方法。
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