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公开(公告)号：CN110277390B
公开(公告)日：2021-10-15
申请号：CN201810981272.2
申请日：2018-08-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/112 , H01L23/525
Abstract: 本发明的实施例提供了集成电路结构及其形成方法。集成电路结构包括：形成在第一金属层中的第一熔丝线；形成在第一金属层中的第二熔丝线；形成在第一金属层中且位于第一熔丝线的第一端的相对两侧上的第一对熔丝翼；形成在第一金属层中且位于第二熔丝线的第一端的相对两侧上的第二对熔丝翼；形成在第一金属层中且位于第一熔丝线的第二端的相对两侧上的第三对熔丝翼；以及形成在第一金属层中且位于第二熔丝线的第二端的相对两侧上的第四对熔丝翼。第一对熔丝翼和第二对熔丝翼共用第一共用熔丝翼并且第三对熔丝翼和第四对熔丝翼共用第二共用熔丝翼。
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公开(公告)号：CN113130497A
公开(公告)日：2021-07-16
申请号：CN202011245650.4
申请日：2020-11-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/112
Abstract: 一种半导体装置的结构包括第一数据线及第一反熔丝单元，第一反熔丝单元包括第一/第二程序化装置及第一/第二读取装置。第一程序化装置包括第一栅极及在第一栅极的相对侧面上设置的第一/第二源极/漏极区域。第二程序化装置包括与第一栅极分离且耦接到第一字线的第二栅极以及在第二栅极的相对侧面上设置的第三/第四源极/漏极区域。第一读取装置包括第三栅极及在第三栅极的相对侧面上设置的第五/第六源极/漏极区域。第二读取装置包括第四栅极及在第四栅极的相对侧面上设置的第七/第八源极/漏极区域。第三/第四栅极是耦接到第二字线的第一连续栅极的部分。第五/第七源极/漏极区域分别耦接到第二/第四源极/漏极区域。第六/第八源极/漏极区域耦接到第一数据线。
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公开(公告)号：CN118824311A
公开(公告)日：2024-10-22
申请号：CN202410849414.5
申请日：2024-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/18 , G11C11/4094 , G11C11/4097 , G11C11/22
Abstract: 提供了一种半导体器件和操作该半导体器件的方法。半导体器件包括第一晶体管、第二晶体管、第一电路、第二电路和第三晶体管。第二晶体管电连接至第一晶体管，其中，第一晶体管和第二晶体管的栅极电连接至字线。第一电路电连接在第一晶体管的漏极与第一位线之间。第二电路电连接在第二晶体管的漏极与第二位线之间。第三晶体管电连接在第一晶体管的漏极与第二晶体管的漏极之间。
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公开(公告)号：CN112992243B
公开(公告)日：2024-03-26
申请号：CN202010639919.0
申请日：2020-07-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C17/16 , G11C17/18 , H10B20/25 , H01L21/8234
Abstract: 一种结构包括反熔丝单元。反熔丝单元包括第一有源区、第一栅极、第二栅极、至少一个第一栅极通孔和至少一个第二栅极通孔。第一栅极和第二栅极彼此分隔开。第一栅极和第二栅极延伸为跨越第一有源区。至少一个第一栅极通孔耦合至第一栅极并且设置在第一有源区正上方。至少一个第二栅极通孔耦合至第二栅极。第一栅极通过至少一个第一栅极通孔耦合至第一字线以用于接收第一编程电压，并且第二栅极通过至少一个第二栅极通孔耦合至第二字线以用于接收第一读取电压。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN110875321B
公开(公告)日：2023-12-12
申请号：CN201910808763.1
申请日：2019-08-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: IC器件包括：反熔丝器件，包括位于第一栅极结构和有源区之间的介电层；第一晶体管，包括位于有源区上面的第二栅极结构；以及第二晶体管，包括位于有源区上面的第三栅极结构。第一栅极结构位于第二栅极结构和第三栅极结构之间。本发明的实施例还涉及电路和操作电路的方法。
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Patent Agency Ranking
公开(公告)号：CN116896883A
公开(公告)日：2023-10-17
申请号：CN202310617857.7
申请日：2023-05-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B12/00 , G11C11/4063 , G11C11/4097 , G11C11/408
Abstract: 一种半导体器件包括衬底、设置在衬底上的第一感测放大器、设置在衬底上并且在x方向上与第一感测晶体管相邻的第一字线驱动器、以及在z方向上设置在第一感测放大电路上方和第一字线驱动器上方的第一存储器阵列。多个第一导电区段在x方向和y方向上交替延伸，并且设置在第一存储器阵列和第一感测放大器之间，并且被配置为将第一感测放大电路电连接到第一存储器阵列的第一位线。多个第二导电区段在x方向和y方向上交替延伸，并且设置在第一存储器阵列和第一字线驱动器之间，并且被配置为将第一字线驱动器电连接到第一存储器阵列的第一字线。本申请的实施还公开了一种制造半导体器件的方法。
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公开(公告)号：CN115513214A
公开(公告)日：2022-12-23
申请号：CN202210351745.7
申请日：2022-04-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/112
Abstract: 一种集成电路及制造集成电路的方法，集成电路包括在一第一金属层中的一正面水平导线、在一第二金属层中的一正面垂直导线、一正面熔丝元件及一背面导线。该正面水平导线经由一正面端子通孔连接器直接连接至一晶体管的漏极端子导体。该正面垂直导线经由一正面金属至金属通孔连接器直接连接至该正面水平导线。该正面熔丝元件具有导电连接至该正面垂直导线的一第一熔丝端子。该背面导线经由一背面端子通孔连接器直接连接至该晶体管的源极端子导体。
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公开(公告)号：CN114695363A
公开(公告)日：2022-07-01
申请号：CN202110654631.5
申请日：2021-06-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/112 , G11C7/12 , G11C8/08 , G11C17/16
Abstract: 一种集成电路及其结构与程序化半导体元件的方法，特别是反熔丝结构及具有此等反熔丝结构的IC元件，其中反熔丝结构包括介电反熔丝结构，介电反熔丝结构形成于主动区域上且具有：第一介电反熔丝电极；第二介电反熔丝电极，第二介电反熔丝结构平行于第一介电反熔丝电极延伸；第一介电组合物，第一介电组合物在第一介电反熔丝电极与第二介电反熔丝电极之间；及第一程序化晶体管，第一程序化晶体管电连接至第一电压供应源，其中在程序化操作期间，将一程序化电压选择性地施加至介电反熔丝结构中的某些以在第一介电反熔丝电极与第二介电反熔丝电极之间形成电阻性直接电连接。
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公开(公告)号：CN119028406A
公开(公告)日：2024-11-26
申请号：CN202411066250.5
申请日：2024-08-05
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器阵列，包括沿着一方向延伸的连续有源区。存储器阵列包括第一位单元，第一位单元包括限定在连续有源区上的第一编程器件和第一读取器件的对。存储器阵列包括耦接到第一编程器件的栅极的第一编程字线。存储器阵列包括耦接到第一读取器件的对的栅极的第一读取字线。存储器阵列包括位线，其中，第一读取器件的对中的第一个耦接在第一编程器件的第一源极/漏极节点与位线之间。本申请的实施例还公开了一种存储器电路及制造存储器器件的方法。
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公开(公告)号：CN113421603B
公开(公告)日：2023-12-22
申请号：CN202110259189.6
申请日：2021-03-10
Applicant: 台湾积体电路制造股份有限公司
Abstract: 存储器器件包括编程栅极条、读取栅极条和一位存储器单元的阵列。每个一位存储器单元包括反熔丝结构、晶体管、端子导体、一组第一编程导线和位连接件。反熔丝结构具有位于有源区中的第一半导体区域上面的第一介电层，该第一半导体区域位于编程栅极条和有源区的交点处。晶体管具有位于读取栅极条和有源区的交点处的有源区中的沟道区域。端子导体位于有源区中的晶体管的端子区域上面。该组第一编程导线通过一组一个或多个栅极通孔连接件导电地连接至编程栅极条。位连接件通过一个或多个端子通孔连接件导电地连接至端子导体。本发明的实施例还涉及存储器器件的形成方法。
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