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公开(公告)号：CN114137797B
公开(公告)日：2023-06-20
申请号：CN202010917348.2
申请日：2020-09-03
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G03F7/20
Abstract: 本申请公开了一种光刻胶厚度与关键尺寸的关系曲线的制作方法，包括：制造出具有阶梯状结构的晶圆；在所述晶圆表面涂布光刻胶形成第一光刻胶层，使所述第一光刻胶层与所述晶圆的厚度之和保持一致；对所述第一光刻胶层进行图案化处理，在所述晶圆的表面上形成光刻胶层图案；对所述光刻胶层图案各区域的厚度以及对应厚度下的关键尺寸进行测量，根据测量结果绘制出光刻胶厚度与关键尺寸的关系曲线。本公开实施例提供的光刻胶厚度与关键尺寸的关系曲线的制作方法，不需要制作出不同光刻胶厚度的晶圆样品，只需要一个晶圆即可实现该方法，简化了工艺，大大降低了成本，且节省了工艺时间。
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公开(公告)号：CN111430226B
公开(公告)日：2023-04-07
申请号：CN202010281348.8
申请日：2020-04-10
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/265 , H01L21/324 , H01L21/02 , H10B12/00 , H10N97/00
Abstract: 本发明涉及一种多晶硅的沉积方法及其应用。一种多晶硅的沉积方法，包括下列步骤：在半导体载体沉积多晶硅膜，然后离子注入，再进行退火处理；其中，所述离子注入采用的离子为硅离子或金属离子。本发明可以在较低的温度下消除硅沉积时产生的缝隙或孔洞，从而减少后续工艺可能发生的缺陷。
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公开(公告)号：CN115050743A
公开(公告)日：2022-09-13
申请号：CN202110256229.1
申请日：2021-03-09
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/108
Abstract: 本发明涉及一种DRAM结构及其制备方法。一种DRAM结构包括：半导体衬底设有有源区，有源区包括至少一个晶体管和至少一个电容器，晶体管包括形成于衬底上的栅极及位于栅极两侧半导体衬底中的源区和漏区；电容器与晶体管的源区和漏区中的一个相连接；栅极的两侧设有呈多层的侧墙结构；侧墙结构的最外层为碳氧化硅层。其制备方法：在半导体衬底有源区的衬底上形成栅极；在栅极两侧形成呈多层的侧墙结构，侧墙结构的最外层为碳氧化硅层；在栅极两侧的半导体衬底中分别形成源区和漏区；在有源区形成电容器，电容器与源区和漏区之一相连接。本发明采用碳氧化硅材料制作侧墙，可以减缓或消除蚀刻引起的缺陷，从而提高器件质量。
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公开(公告)号：CN115036214A
公开(公告)日：2022-09-09
申请号：CN202110250609.4
申请日：2021-03-08
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/306 , H01L21/3105
Abstract: 本发明提供的一种半导体的平坦化处理方法，涉及半导体制造技术领域，包括如下步骤：提供衬底，在所述衬底上设置膜质层，该膜质层上具有至少一个沟槽；采用第一聚合物填充所述沟槽，并形成覆盖所述膜质层表面的第一聚合物层；在所述第一聚合物层上涂覆第二聚合物层，其中，所述第二聚合物层的刻蚀速率小于所述第一聚合物层的刻蚀速率；回刻所述第二聚合物层，使至少一部分所述第一聚合物层露出；继续回刻所述第一聚合物层和所述第二聚合物层，直至所述膜质层的表面平坦化。在上述技术方案中，采用了不同聚合物在刻蚀率上的差异，在刻蚀过程中利用第二聚合物层剩余材料形成的刻蚀掩膜对沟槽内的第一聚合物层材料进行遮挡，使膜质层的表面更加平坦。
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公开(公告)号：CN114975107A
公开(公告)日：2022-08-30
申请号：CN202110205893.3
申请日：2021-02-24
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/308 , H01L21/311 , H01L21/3213
Abstract: 本公开具体可提供一种形成半导体图案的方法及半导体器件的制造方法。形成半导体图案的方法可以包括但不限于如下的步骤：提供半导体衬底，并在该半导体衬底上形成第一膜层。在第一膜层上形成牺牲层，在牺牲层上形成第一图案。在牺牲层内形成第二图案，其中第二图案与第一图案组成目标图案，然后将该目标图案转移到第一膜层上。半导体器件的制造方法包括但不限于本公开形成半导体图案的方法。本公开能够在已生成的图案基础上生成新的图案，已生成的图案与新的图案共同组成最终的图案，从而能够解决现有间距倍增技术无法适用于某些特殊图形的问题。本公开容易实现间距倍增的技术效果，能够较好地形成具有小间距的复杂半导体图案，适用范围较广。
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Patent Agency Ranking
公开(公告)号：CN114967349A
公开(公告)日：2022-08-30
申请号：CN202110189290.9
申请日：2021-02-19
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明公开了一种套刻测量装置，该套刻测量装置包括测量室、测量机构和调控机构，测量室用于放置具有套刻标记的晶圆，测量机构设置在测量室内，用于测量晶圆的套刻标记，调控机构用于调控测量室的温度。具体地，当需要对晶圆进行检测时，将晶圆放置在测量室内，利用调控机构对测量室内的温度进行调节，使得测量室内维持在一定的温度，以满足测量机构的测量需求，测量机构对晶圆上的套刻标记进行测量，由于测量室内的温度符合测量需求，避免了温度对测量数据的影响，使得数据误读的情况得到了消除，从而准确地反映出晶圆的加工质量。
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公开(公告)号：CN114763878A
公开(公告)日：2022-07-19
申请号：CN202110057327.2
申请日：2021-01-15
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本申请属于半导体技术领域，具体涉及一种泄漏检测件、气体管路、制造设备以及管道泄漏检测方法，该泄漏检测件用于检测管道，包括固定部和检测部，固定部用于与管道以可拆卸连接的方式连接，管道中通入气体，检测部设置在固定部上，通过检测部与气体接触的化学反应确定管道发生泄漏。根据发明实施例的泄漏检测件，通过检测部与气体接触时，发生化学反应确定管道泄漏，将微小的变化转变为肉眼可以观察到的变化，弥补了通过压力检测的方式检测范围有限的缺点，响应时间短，灵敏度高，检测成本低。确定管道出现泄漏后，对管道进行及时的维修，使气体能够完全被导入反应室中并在工件表面发生反应，进而保证集成电路产品的生产过程和品质。
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公开(公告)号：CN114743974A
公开(公告)日：2022-07-12
申请号：CN202110020532.1
申请日：2021-01-07
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/108 , H01L21/768
Abstract: 本发明涉及多晶硅的沉积方法及位线/存储节点接触插塞的制造方法。一种多晶硅的沉积方法，包括：提供一待沉积多晶硅的半导体结构；将所述半导体结构置于沉积炉中，升温至T1后，保持恒温，在恒温下进行第一阶段硅沉积；然后按一定速率升温至T2，在升温过程中同时不断沉积硅，完成第二阶段硅沉积；继续使温度保持在T2，保持恒温，在恒温下进行第三阶段硅沉积；其中，T1和T2的范围均为300～650℃，并且T2＞T1。本发明用于凹槽内沉积时具有较高的台阶覆盖率，并且由于在升温过程中完成了部分硅沉积，沉积效率相比现有技术大幅提高。
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公开(公告)号：CN114686851A
公开(公告)日：2022-07-01
申请号：CN202011566706.6
申请日：2020-12-25
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明涉及一种改进的等离子增强原子层沉积法及沟槽/孔的表面成膜方法。一种改进的等离子增强原子层沉积法，包括：在一个沉积循环中，在前驱体脉冲关闭或者反应物脉冲关闭后至少进行一次真空吹扫。一种沟槽/孔的表面成膜方法包括：提供半导体基底，所述半导体基底上形成有沟槽或孔；在所述沟槽或孔内，采用上述的等离子增强原子层沉积法进行绝缘膜的沉积。本发明能沉积出均匀性更好、杂质含量更少的薄膜，尤其适宜深沟槽或高深宽比的孔内沉积，例如DRAM、FLASH和逻辑器件中的绝缘膜。
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公开(公告)号：CN114678307A
公开(公告)日：2022-06-28
申请号：CN202011547659.0
申请日：2020-12-24
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/677 , H01L21/316 , H01L21/762
Abstract: 本申请涉及半导体制造领域，具体涉及一种晶圆热氧化层的形成方法，包括以下步骤：对晶圆包装拆封；将拆封后的所述晶圆直接地且无污染地方式运送至氧化生长机台上；执行热氧化生长。与现有技术中使用FOUP运载晶圆的方法相比，本申请实施例利用FOSB将晶圆直接运送到氧化生长机台，在此过程中晶圆始终装在FOSB中，并无暴露，进而避免了外界颗粒对晶圆表面造成的污染。同时由于晶圆的表面没有被污染，本实施例还省略了晶圆的清洗的步骤，从而缩短了氧化层的形成时间，提高了效率。
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