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公开(公告)号：CN115411050A
公开(公告)日：2022-11-29
申请号：CN202210409971.6
申请日：2022-04-19
Applicant: 三星电子株式会社
IPC: H01L27/11575 , H01L27/11568 , H01L27/11573
Abstract: 一种集成电路装置，包括：衬底；外围布线电路，其包括旁路通孔并且设置在衬底上；外围电路，其包括围绕外围布线电路的至少一部分的层间绝缘层；以及存储器单元阵列，其设置在外围电路上并且与外围电路重叠。存储器单元阵列包括基底衬底、设置在基底衬底上的多条栅极线、以及穿透多条栅极线的多个沟道。集成电路装置还包括插入在外围电路与存储器单元阵列之间的阻挡层。阻挡层包括从阻挡层的顶表面穿透到下表面的旁路孔。旁路通孔设置在旁路孔中。
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公开(公告)号：CN110098188B
公开(公告)日：2024-09-06
申请号：CN201811582198.3
申请日：2018-12-24
Applicant: 三星电子株式会社
Abstract: 公开了半导体装置，所述半导体装置包括：基底；第一栅极结构，包括竖直堆叠在基底上的第一栅电极；第一沟道，穿透第一栅极结构以接触基底；第二栅极结构，包括位于第一栅极结构上的沟道连接层和位于沟道连接层上的第二栅电极；第二沟道，穿透第二栅极结构以接触第一沟道；以及分隔区域，穿透第二栅极结构和第一栅极结构并且在第一方向上延伸。第二栅电极竖直堆叠在沟道连接层上。沟道连接层位于分隔区域之间并且具有与分隔区域的侧壁间隔开的至少一个侧壁。
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公开(公告)号：CN109817633B
公开(公告)日：2024-05-17
申请号：CN201811381116.9
申请日：2018-11-20
Applicant: 三星电子株式会社
Abstract: 提供了一种垂直存储器件，其包括：在基本垂直于衬底的上表面的第一方向上顺序堆叠的第一杂质区、第二杂质区和第三杂质区；栅电极结构，所述栅电极结构包括在所述第三杂质区上沿所述第一方向彼此间隔开的多个栅电极；沟道，所述沟道在所述衬底上沿所述第一方向延伸穿过所述栅电极结构、所述第二杂质区和所述第三杂质区以及所述第一杂质区的上部；以及电荷存储结构，所述电荷存储结构覆盖所述沟道的外侧壁的一部分和下表面。所述沟道直接接触所述第二杂质区的侧壁。
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公开(公告)号：CN110098188A
公开(公告)日：2019-08-06
申请号：CN201811582198.3
申请日：2018-12-24
Applicant: 三星电子株式会社
IPC: H01L27/11517 , H01L27/11524 , H01L27/11556 , H01L27/11563 , H01L27/1157 , H01L27/11582
Abstract: 公开了半导体装置，所述半导体装置包括：基底；第一栅极结构，包括竖直堆叠在基底上的第一栅电极；第一沟道，穿透第一栅极结构以接触基底；第二栅极结构，包括位于第一栅极结构上的沟道连接层和位于沟道连接层上的第二栅电极；第二沟道，穿透第二栅极结构以接触第一沟道；以及分隔区域，穿透第二栅极结构和第一栅极结构并且在第一方向上延伸。第二栅电极竖直堆叠在沟道连接层上。沟道连接层位于分隔区域之间并且具有与分隔区域的侧壁间隔开的至少一个侧壁。
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公开(公告)号：CN109786388A
公开(公告)日：2019-05-21
申请号：CN201811328641.4
申请日：2018-11-09
Applicant: 三星电子株式会社
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L21/762
CPC classification number: H01L27/11582 , H01L21/31111 , H01L27/11556 , H01L27/1157 , H01L29/66825 , H01L29/66833 , H01L29/7889 , H01L29/7926
Abstract: 提供一种垂直型半导体器件及其制造方法。所述垂直型半导体器件包括：衬底，所述衬底具有多个沟槽；支撑图案，所述支撑图案填充所述多个沟槽并且从所述衬底的顶表面突出；半导体层，所述半导体层设置在所述衬底上，并且填充所述支撑图案之间的空间；堆叠结构，所述堆叠结构设置在所述支撑图案和所述半导体层上，并且包括交替和重复堆叠的多个绝缘层和多个第一导电图案；以及多个沟道结构，所述多个沟道结构穿透所述堆叠结构和所述半导体层，并延伸到所述支撑图案中。每个沟道结构包括沟道层。所述沟道层的至少一部分与所述半导体层接触。
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Patent Agency Ranking
公开(公告)号：CN102263065A
公开(公告)日：2011-11-30
申请号：CN201110145035.0
申请日：2011-05-24
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/11582 , H01L27/11565 , H01L27/1157 , H01L27/11578 , H01L29/66477 , H01L29/7926
Abstract: 本发明公开非易失性存储器件及制造方法与包括其的存储模块和系统。一种非易失性存储器件包括：衬底；从衬底突出的沟道层；围绕沟道层的栅极导电层；被布置在沟道层和栅极导电层之间的栅极绝缘层；以及第一绝缘层，其与沟道层隔开，并且被布置在栅极导电层的顶部和底部上。栅极绝缘层在栅极导电层和第一绝缘层之间延伸。
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公开(公告)号：CN109786388B
公开(公告)日：2024-05-28
申请号：CN201811328641.4
申请日：2018-11-09
Applicant: 三星电子株式会社
IPC: H10B43/10 , H10B43/35 , H10B43/40 , H01L21/762
Abstract: 提供一种垂直型半导体器件及其制造方法。所述垂直型半导体器件包括：衬底，所述衬底具有多个沟槽；支撑图案，所述支撑图案填充所述多个沟槽并且从所述衬底的顶表面突出；半导体层，所述半导体层设置在所述衬底上，并且填充所述支撑图案之间的空间；堆叠结构，所述堆叠结构设置在所述支撑图案和所述半导体层上，并且包括交替和重复堆叠的多个绝缘层和多个第一导电图案；以及多个沟道结构，所述多个沟道结构穿透所述堆叠结构和所述半导体层，并延伸到所述支撑图案中。每个沟道结构包括沟道层。所述沟道层的至少一部分与所述半导体层接触。
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公开(公告)号：CN110323226B
公开(公告)日：2023-09-01
申请号：CN201910196960.2
申请日：2019-03-15
Applicant: 三星电子株式会社
IPC: H10B43/35 , H10B43/27 , H01L21/768 , H01L23/538
Abstract: 本发明提供了一种半导体器件，该半导体器件包括：下栅电极，位于衬底上并彼此间隔开；上栅电极，位于下栅电极之上并彼此间隔开；R型焊盘，从下栅电极或上栅电极当中的至少一个电极的一端延伸，并具有比连接到该R型焊盘的下栅电极或上栅电极大的厚度；以及P型焊盘，从下栅电极或上栅电极当中的没有连接到R型焊盘的至少一个电极的一端延伸，并具有与R型焊盘不同的厚度，其中P型焊盘包括连接到下栅电极当中的最上面的下栅电极的第一焊盘。
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公开(公告)号：CN115224042A
公开(公告)日：2022-10-21
申请号：CN202210131359.7
申请日：2022-02-11
Applicant: 三星电子株式会社
IPC: H01L27/11568 , H01L27/11573 , H01L27/11578
Abstract: 本公开的半导体器件包括：外围电路结构，包括外围晶体管；半导体层，在外围电路结构上；源极结构，在半导体层上；栅极堆叠结构，设置在源极结构上，并包括交替堆叠的绝缘图案和导电图案；存储沟道结构，电连接到源极结构，并穿透栅极堆叠结构；支撑结构，穿透栅极堆叠结构和源极结构；以及绝缘层，覆盖栅极堆叠结构、存储沟道结构和支撑结构。支撑结构包括接触绝缘图案的侧壁和导电图案的侧壁的外支撑层、以及接触外支撑层的内侧壁的支撑图案和内支撑层。
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公开(公告)号：CN114582883A
公开(公告)日：2022-06-03
申请号：CN202111453294.X
申请日：2021-12-01
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 本发明公开一种半导体器件和包括该半导体器件的数据存储系统，该半导体器件包括：基板，包括第一区域和第二区域；栅电极，在第一方向上堆叠在第一区域上，在第二区域上以不同的长度在第二方向上延伸，并分别包括在第二区域中的焊盘区域，该焊盘区域具有被向上暴露的上表面；与栅电极交替堆叠的层间绝缘层；沟道结构，在第一方向上延伸并穿透栅电极；插塞绝缘层，在焊盘区域下面与层间绝缘层交替地设置并平行于栅电极；以及接触插塞，在第一方向上延伸并分别穿透焊盘区域和在焊盘区域下面的插塞绝缘层。在每个栅电极中，焊盘区域具有与除了焊盘区域之外的区域的物理特性不同的物理特性。
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