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公开(公告)号：CN118574419A
公开(公告)日：2024-08-30
申请号：CN202410212693.4
申请日：2024-02-27
Applicant: 三星电子株式会社
Abstract: 一种三维非易失性存储器装置包括：多个绝缘层，其在衬底上在基本上垂直于衬底的表面的竖直方向上堆叠；多个沟道层，其位于多个绝缘层之间，并且在平行于衬底的表面的第一水平方向上延伸，其中，多个沟道层包括第一金属元素；扩散停止层，其共形地形成在沿竖直方向穿过多个绝缘层和多个沟道层的沟槽中；以及晶体半导体图案，其位于多个沟道层中的每一个与扩散停止层之间，其中，晶体半导体图案包括第二金属元素，其中，晶体半导体图案中的第二金属元素的浓度高于多个沟道层中的第一金属元素的浓度。
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公开(公告)号：CN118488712A
公开(公告)日：2024-08-13
申请号：CN202410003803.6
申请日：2024-01-02
Applicant: 三星电子株式会社
IPC: H10B43/35
Abstract: 一种半导体存储器件，包括：多个结构，包括沿竖直方向交替地堆叠的多个绝缘层和多个半导体层，该多个结构在水平方向上彼此间隔开；层间绝缘层，在多个结构之间；多个栅电极，在多个结构之间并且分别在沿竖直方向穿过层间绝缘层的多个栅极沟槽中，多个栅电极连接到多个半导体层；以及多个竖直绝缘层，分别在多个栅极沟槽的侧壁上，其中，每个栅电极包括多个第一部分和多个第二部分，多个第一部分在水平方向上与多个绝缘层重叠，多个第二部分在水平方向上与多个半导体层重叠，并且每个第一部分在水平方向上的第一宽度大于每个第二部分在水平方向上的第二宽度。
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公开(公告)号：CN107527914B
公开(公告)日：2023-07-04
申请号：CN201710228091.8
申请日：2017-04-10
Applicant: 三星电子株式会社
Abstract: 公开了一种垂直非易失性存储器装置及其制造方法。所述垂直非易失性存储器装置包括：基底，包括单元区；下绝缘层，位于基底上；下布线图案，位于单元区中，具有预定图案并且穿过下绝缘层连接到基底；以及多个垂直沟道层，在单元区中在相对于基底的顶表面的垂直方向上延伸，在相对于基底的顶表面的水平方向上彼此分隔开，并且电连接到下布线图案。存储器装置还包括多个栅电极，多个栅电极在单元区中沿垂直沟道层的侧壁在垂直方向上与层间绝缘层交替地堆叠并且形成为沿水平方向在第一方向上延伸。
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公开(公告)号：CN113838860A
公开(公告)日：2021-12-24
申请号：CN202110630607.8
申请日：2021-06-07
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11524 , H01L27/11529 , H01L27/11582 , H01L27/1157 , H01L27/11573
Abstract: 半导体器件包括：衬底，包括第一板部分和第二板部分；堆叠结构，包括交替地堆叠在衬底上的层间绝缘层和栅电极；在第一板部分上的第一块分隔结构和在第二板部分上的第二块分隔结构，第一块分隔结构和第二块分隔结构中的每个包括第一分隔区域；单元阵列分隔结构，包括连接到第一分隔区域的第二分隔区域；以及穿透堆叠结构的沟道结构，其中，堆叠结构包括：第一堆叠结构，通过第一块分隔结构的第一分隔区域分开并在第一方向上延伸；第二堆叠结构，通过第二块分隔结构的第一分隔区域分开；以及至少一个第三堆叠结构，通过单元阵列分隔结构与第一堆叠结构和第二堆叠结构分开。
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公开(公告)号：CN113690242A
公开(公告)日：2021-11-23
申请号：CN202110312659.0
申请日：2021-03-24
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11556
Abstract: 一种3D半导体存储器件包括：外围电路结构，包括第一行解码器区域、第二行解码器区域以及在第一行解码器区域与第二行解码器区域之间的控制电路区域；在外围电路结构上的第一电极结构和第二电极结构，在第一方向上间隔开，并且每个包括堆叠的电极；模制结构，在外围电路结构上在第一电极结构与第二电极结构之间，并包括堆叠的牺牲层；垂直沟道结构，穿透第一电极结构和第二电极结构；分隔绝缘图案，提供在第一电极结构与模制结构之间并穿透模制结构；以及分隔结构，在第一方向上与第一电极结构交叉并延伸到分隔绝缘图案，其中分隔绝缘图案在第二方向上的最大宽度大于分隔结构在第二方向上的最大宽度。
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Patent Agency Ranking
公开(公告)号：CN113675332A
公开(公告)日：2021-11-19
申请号：CN202110184630.9
申请日：2021-02-10
Applicant: 三星电子株式会社
Abstract: 一种存储装置包括：磁性轨道层，所述磁性轨道层在衬底上延伸，所述磁性轨道层具有二维绒毛状的折叠结构；多个读取单元，所述多个读取单元包括多个固定层和位于所述磁性轨道层与所述多个固定层中的每个固定层之间的隧道势垒层；和多条位线，所述多条位线在所述多个读取单元中的不同的读取单元上延伸，所述多个读取单元位于所述磁性轨道层与所述多条位线中的相应的位线之间。
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公开(公告)号：CN107275332A
公开(公告)日：2017-10-20
申请号：CN201710217357.9
申请日：2017-04-05
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11568 , H01L27/11578
Abstract: 提供了半导体存储器装置和集成电路装置。所述半导体存储器装置可包括：堆叠结构，包括堆叠在基底上的字线；第一竖直柱和第二竖直柱，贯穿堆叠结构延伸；第一串选择线，在平面图中与第一竖直柱叠置；第二串选择线，在平面图中与第二竖直柱叠置并且在第一方向上与所述第一串选择线分隔开。在平面图中，第一竖直柱中的一个第一竖直柱的一侧与第二竖直柱中的一个第二竖直柱的一侧之间的最短距离小于第一串选择线的一侧与第二串选择线的一侧之间的最短距离。
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公开(公告)号：CN107046037A
公开(公告)日：2017-08-15
申请号：CN201710063573.2
申请日：2017-02-03
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L28/00 , H01L29/42344 , H01L27/11563 , H01L27/11578
Abstract: 本公开提供垂直存储器件及其制造方法。一种垂直存储器件包括绝缘夹层图案、栅电极、沟道和电荷存储图案结构。绝缘夹层图案在第一方向上间隔开。栅电极分别在相邻的绝缘夹层图案之间。沟道在第一方向上延伸穿过绝缘夹层图案和栅电极。电荷存储图案结构包括在第二方向上顺序堆叠在沟道与每个栅电极之间的隧道绝缘图案、电荷俘获图案结构和阻挡图案。电荷俘获图案结构包括在第一方向上间隔开的电荷俘获图案。电荷俘获图案分别邻近第一栅电极的侧壁。第一电荷俘获图案在第一方向上沿第一绝缘夹层图案的侧壁延伸。
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公开(公告)号：CN110021605B
公开(公告)日：2024-12-03
申请号：CN201811462966.1
申请日：2018-11-30
Applicant: 三星电子株式会社
IPC: H10B41/35 , H10B41/27 , H10B41/41 , H10B41/50 , H10B43/35 , H10B43/27 , H10B43/40 , H10B43/50 , H01L23/538
Abstract: 一种三维半导体存储器件包括：外围逻辑结构，包括设置在半导体衬底上的多个外围逻辑电路；水平半导体层，设置在外围逻辑结构上；电极结构，包括竖直地交替堆叠在水平半导体层上的多个电极和绝缘层；以及贯通互连结构，穿透电极结构和水平半导体层，并且包括连接到外围逻辑结构的贯通插塞。绝缘层中的第一绝缘层的侧壁与贯通插塞间隔开第一距离。电极中的第一电极的侧壁与贯通插塞间隔开大于第一距离的第二距离。
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公开(公告)号：CN110634881B
公开(公告)日：2024-07-26
申请号：CN201910278428.5
申请日：2019-04-09
Applicant: 三星电子株式会社
Abstract: 提供一种垂直半导体装置，所述垂直半导体装置包括导电图案结构、存储器层、柱结构以及第二绝缘图案和第三绝缘图案。导电图案结构包括导电图案和绝缘层，并且可包括在第一方向上延伸的第一部分和从第一部分的侧壁突出的第二部分。导电图案结构布置在与第一方向垂直的第二方向上以在其间形成沟槽。存储器层形成在导电图案结构的侧壁上。沟槽中的均包括形成在存储器层上的沟道图案和第一绝缘图案的柱结构在第一方向上彼此分隔开。第二绝缘图案形成在柱结构之间。第三绝缘图案形成在一些柱结构之间并且具有与第二绝缘图案的形状不同的形状。
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