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公开(公告)号：CN112133701B
公开(公告)日：2025-03-25
申请号：CN202010465074.8
申请日：2020-05-27
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件可以包括：水平图案，设置在外围电路结构上并且彼此间隔开；存储器结构，分别设置在水平图案上，每个存储器结构包括存储单元的三维布置。穿透绝缘图案和分离结构可以使水平图案彼此隔离。贯通过孔可以延伸穿过穿透绝缘图案，以将外围电路结构的逻辑电路连接到存储器结构。
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公开(公告)号：CN109326606B
公开(公告)日：2024-09-06
申请号：CN201810856293.1
申请日：2018-07-27
Applicant: 三星电子株式会社
Abstract: 一种垂直存储器件被提供。该垂直存储器件包括衬底、第一栅电极、沟道、第一布线和第二布线。衬底包括单元区域和外围电路区域。第一栅电极在衬底的单元区域上在第一方向上彼此间隔开，第一方向基本上垂直于衬底。沟道在单元区域上在第一方向上延伸穿过第一栅电极的一部分。第一布线形成在单元区域上，并且设置在第一层级处，该第一层级在第一方向上比其上分别形成第一栅电极的栅电极层级更高。第二布线形成在外围电路区域上，并且设置在第一层级处和在比栅电极层级更高的第二层级处。
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公开(公告)号：CN111312717B
公开(公告)日：2023-12-08
申请号：CN201910890831.3
申请日：2019-09-20
Applicant: 三星电子株式会社
Abstract: 本公开提供了三维(3D)半导体存储器件。在一种3D半导体存储器件中，堆叠结构包括多个电极和设置在所述多个电极之间的第一绝缘层。堆叠结构在连接区上具有阶梯结构。垂直沟道结构穿透单元阵列区上的堆叠结构。垂直虚设结构穿透连接区上的阶梯结构的至少一部分。第二绝缘层选择性地设置在单元阵列区上。第二绝缘层的最大厚度在从第二绝缘层上的第一绝缘层的最大厚度的1.5倍至10倍的范围内。垂直沟道结构包括在第二绝缘层的顶表面的水平面处的突然直径变化部分。突然直径变化部分具有平行于第二绝缘层的顶表面并与第二绝缘层的顶表面基本上共平面的表面。
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公开(公告)号：CN112133701A
公开(公告)日：2020-12-25
申请号：CN202010465074.8
申请日：2020-05-27
Applicant: 三星电子株式会社
IPC: H01L27/11517 , H01L27/11524 , H01L27/11551 , H01L27/11521
Abstract: 一种三维半导体存储器件可以包括：水平图案，设置在外围电路结构上并且彼此间隔开；存储器结构，分别设置在水平图案上，每个存储器结构包括存储单元的三维布置。穿透绝缘图案和分离结构可以使水平图案彼此隔离。贯通过孔可以延伸穿过穿透绝缘图案，以将外围电路结构的逻辑电路连接到存储器结构。
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公开(公告)号：CN111312717A
公开(公告)日：2020-06-19
申请号：CN201910890831.3
申请日：2019-09-20
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 本公开提供了三维(3D)半导体存储器件。在一种3D半导体存储器件中，堆叠结构包括多个电极和设置在所述多个电极之间的第一绝缘层。堆叠结构在连接区上具有阶梯结构。垂直沟道结构穿透单元阵列区上的堆叠结构。垂直虚设结构穿透连接区上的阶梯结构的至少一部分。第二绝缘层选择性地设置在单元阵列区上。第二绝缘层的最大厚度在从第二绝缘层上的第一绝缘层的最大厚度的1.5倍至10倍的范围内。垂直沟道结构包括在第二绝缘层的顶表面的水平面处的突然直径变化部分。突然直径变化部分具有平行于第二绝缘层的顶表面并与第二绝缘层的顶表面基本上共平面的表面。
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Patent Agency Ranking
公开(公告)号：CN110556384B
公开(公告)日：2023-09-12
申请号：CN201910454994.7
申请日：2019-05-29
Applicant: 三星电子株式会社
Abstract: 提供了一种三维半导体存储器装置，该三维半导体存储器装置包括：基底；第一堆叠结构和第二堆叠结构，在基底上彼此相邻；第一共源极塞，位于第一堆叠结构与第二堆叠结构之间；第二共源极塞，位于第一堆叠结构与第二堆叠结构之间；以及竖直介电结构，位于第一共源极塞与第二共源极塞之间。第一堆叠结构和第二堆叠结构中的每个可以包括交替地堆叠在基底上的多个绝缘层和多个电极。第一共源极塞可以连接到基底。第二共源极塞可以与基底分隔开。
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公开(公告)号：CN115589731A
公开(公告)日：2023-01-10
申请号：CN202210347357.1
申请日：2022-04-01
Applicant: 三星电子株式会社
Abstract: 提供了三维(3D)半导体存储器装置和包括其的电子系统。所述3D半导体存储器装置包括：基底；堆叠结构，包括交替地且重复地堆叠在基底上的层间介电层和栅电极；垂直沟道结构，穿透堆叠结构；分隔结构，与垂直沟道结构间隔开并且填充与堆叠结构交叉的沟槽，分隔结构包括间隔件和第一导电接触件，间隔件覆盖沟槽的内侧壁，第一导电接触件填充沟槽的被间隔件围绕的内空间；绝缘层，覆盖基底和堆叠结构；接触插塞，穿透绝缘层以连接到堆叠结构的栅电极；以及第二导电接触件，与堆叠结构间隔开并且穿透绝缘层以连接到外围电路晶体管。第一导电接触件的底表面位于比间隔件的底表面低的水平处。
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公开(公告)号：CN109326602B
公开(公告)日：2023-09-12
申请号：CN201810762087.4
申请日：2018-07-11
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件包括：衬底，包括外围电路区域和单元阵列区域；多个外围栅极叠层，设置在所述外围电路区域中；以及电极结构，设置在所述单元阵列区域中。电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的上电极和上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述外围电路区域中并覆盖所述外围栅极叠层。所述下绝缘层包括顺序堆叠在彼此上的第一下绝缘层和第二下绝缘层。所述第一下绝缘层包括第一绝缘材料，并且所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。
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公开(公告)号：CN106601752B
公开(公告)日：2021-11-23
申请号：CN201610878460.3
申请日：2016-10-08
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11573
Abstract: 公开了一种三维半导体存储装置和一种竖直集成电路装置，所述竖直集成电路装置可包括基底，基底具有第一区域和第二区域，第一区域被预留用于竖直集成电路装置的第一功能电路，其中，第一功能电路具有横跨第一区域的基本恒定的顶表面水平，第二区域被预留用于竖直集成电路装置的第二功能电路并且与第一区域隔开。第二功能电路可具有横跨第二区域的变化的顶表面水平。掺杂的氧化抑制材料可被包括在基底中并且可分别在基底与第一功能电路和第二功能电路的界面处从第一区域延伸到第二区域。
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公开(公告)号：CN113130504A
公开(公告)日：2021-07-16
申请号：CN202110054620.3
申请日：2021-01-15
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11568 , H01L27/11578 , H01L27/11573
Abstract: 一种三维半导体存储器装置包括：第一外围电路，其包括不同的解码器电路；第一外围电路上的第一存储器；以及第一存储器上的第二存储器，第一存储器包括：第一堆叠结构，其具有堆叠在彼此上的第一电极层和它们之间的第一电极间介电层；第一平面化介电层，其覆盖第一堆叠结构的端部；以及穿通件，其穿透第一堆叠结构的端部，穿通件电连接至所述解码器电路中的一个，第二存储器包括：第二堆叠结构，其具有堆叠在彼此上的第二电极层以及它们之间的第二电极间介电层；第二平面化介电层，其覆盖第二堆叠结构的端部；以及单元接触插塞，其将第二电极层中的一个电连接至穿通件。
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