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公开(公告)号：CN117858506A
公开(公告)日：2024-04-09
申请号：CN202311264415.5
申请日：2023-09-27
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：第一半导体结构，包括在第一衬底上的电路元件、连接到电路元件的下互连结构、以及覆盖电路元件的外围区域绝缘层；以及第二半导体结构，包括在第一衬底上的第二衬底、包括彼此间隔开并堆叠在第二衬底上的第一栅电极和第二栅电极的第一堆叠结构、与第一栅电极和第二栅电极交替堆叠的层间绝缘层、穿过第一栅电极和第二栅电极的第一接触插塞和第二接触插塞、以及与层间绝缘层交替设置并围绕接触插塞的接触插塞绝缘层。第二半导体结构包括第一电容器结构，该第一电容器结构包括第一栅电极、(多个)接触插塞绝缘层和第二接触插塞，或者第二栅电极、(多个)接触插塞绝缘层和第一接触插塞。
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公开(公告)号：CN116568035A
公开(公告)日：2023-08-08
申请号：CN202310089082.0
申请日：2023-01-29
Applicant: 三星电子株式会社
Abstract: 一种半导体器件，包括：外围电路结构，包括衬底、在衬底上的电路元件、电连接到电路元件的连接图案及在电路元件上的外围绝缘结构；存储单元结构，在外围电路结构上，包括彼此交替堆叠的层间绝缘层和栅电极、上布线；以及贯通接触插塞，将上布线电连接到上连接图案，上连接图案相对于衬底的提供基底参考面的上表面处于连接图案的最上位置处，其中外围电路结构还包括在上连接图案上的坝结构，外围绝缘结构包括在电路元件上和上连接图案的侧表面上的第一绝缘层、以及顺序堆叠在第一绝缘层上的第二绝缘层、封盖层和第三绝缘层，其中坝结构穿过第二绝缘层并接触上连接图案，并且贯通接触插塞包括穿过坝结构并接触上连接图案的下部和在下部上的上部。
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公开(公告)号：CN115884591A
公开(公告)日：2023-03-31
申请号：CN202211187807.1
申请日：2022-09-28
Applicant: 三星电子株式会社
Abstract: 本公开涉及半导体器件和包括其的数据存储系统。该半导体器件包括：第一基板；第二基板，包括第一区域和第二区域；堆叠结构，在第一区域中并从第一区域延伸到第二区域，堆叠结构包括层间绝缘层和栅极层，其中栅极层包括在第二区域中具有台阶形状的栅极焊盘；覆盖绝缘层，至少部分地覆盖堆叠结构；上绝缘层，在堆叠结构和覆盖绝缘层上；外围接触结构，包括接触第二基板并与栅极层间隔开的多个贯通通路，以及外围接触图案，在所述多个贯通通路上并将所述多个贯通通路的至少一部分彼此连接；存储器垂直结构；支撑垂直结构；以及栅极接触插塞，在栅极焊盘上以电连接到栅极焊盘。
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公开(公告)号：CN107871743A
公开(公告)日：2018-04-03
申请号：CN201710864922.0
申请日：2017-09-22
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L27/11582 , H01L27/11556
CPC classification number: H01L27/11582 , H01L21/02636 , H01L21/283 , H01L21/31053 , H01L21/76819 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/2436 , H01L27/2454 , H01L27/249 , H01L27/115 , H01L27/11556
Abstract: 提供了一种制造三维半导体器件的方法。该方法包括：提供具有外围电路区和单元阵列区的基板；在基板的外围电路区上形成外围结构；以及在单元阵列区上形成电极结构。电极结构包括下电极、在下电极上的下绝缘平坦化层、以及竖直地且交替地堆叠在下绝缘平坦化层上的上电极和上绝缘层，下绝缘平坦化层可以延伸以覆盖外围电路区上的外围结构。上绝缘平坦化层被形成为覆盖电极结构和外围电路区上的下绝缘平坦化层。
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Patent Agency Ranking
公开(公告)号：CN108183106B
公开(公告)日：2024-02-02
申请号：CN201711293693.8
申请日：2017-12-08
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括衬底、外围结构、下绝缘层和堆叠。衬底包括外围电路区域和单元阵列区域。外围结构在外围电路区域上。下绝缘层覆盖外围电路区域和单元阵列区域，并且具有从平坦部分凸出的凸出部分。堆叠在下绝缘层和单元阵列区域上，并且包括交替地且重复地堆叠的上导电图案和绝缘图案。
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公开(公告)号：CN116896889A
公开(公告)日：2023-10-17
申请号：CN202310304788.4
申请日：2023-03-27
Applicant: 三星电子株式会社
Abstract: 提供了半导体装置和数据存储系统。半导体装置包括：源极结构；第一堆叠结构和第二堆叠结构，其包括堆叠在源极结构上以彼此间隔开的第一栅电极；伪结构，其在第一堆叠结构和第二堆叠结构之间在源极结构上，并且包括堆叠为彼此间隔开的第二栅电极；第一分离区，其穿过第一堆叠结构和第二堆叠结构，并且彼此间隔开；第二分离区，其在第一堆叠结构和第二堆叠结构中的每一个与伪结构之间延伸；沟道结构，其穿过第一堆叠结构和第二堆叠结构，并且分别包括沟道层，通过沟道层连接到源极结构；以及第一源极接触结构，其穿过伪结构，并且分别包括第一接触层，第一接触层通过第一接触层的下表面连接到源极结构。
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公开(公告)号：CN116801628A
公开(公告)日：2023-09-22
申请号：CN202310240137.3
申请日：2023-03-10
Applicant: 三星电子株式会社
Abstract: 一种半导体器件，包括第一半导体结构以及第一半导体结构上的第二半导体结构，该第一半导体结构包括第一衬底。第二半导体结构包括堆叠在第二衬底上的栅电极、与栅电极交替堆叠的层间绝缘层、穿过第二区域中的栅电极的贯通绝缘区、覆盖栅电极和层间绝缘层的封盖绝缘层、封盖绝缘层上的上绝缘层、穿过第一区域中的封盖绝缘层和栅电极的沟道结构、穿过上绝缘层的上接触插塞、上绝缘层上的位线、穿过封盖绝缘层的第一接触插塞、以及包括穿过第二区域中的每个贯通绝缘区的第二接触插塞的导电图案。导电图案包括与第二接触插塞一体的连接部。
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公开(公告)号：CN107871743B
公开(公告)日：2023-05-02
申请号：CN201710864922.0
申请日：2017-09-22
Applicant: 三星电子株式会社
Abstract: 提供了一种制造三维半导体器件的方法。该方法包括：提供具有外围电路区和单元阵列区的基板；在基板的外围电路区上形成外围结构；以及在单元阵列区上形成电极结构。电极结构包括下电极、在下电极上的下绝缘平坦化层、以及竖直地且交替地堆叠在下绝缘平坦化层上的上电极和上绝缘层，下绝缘平坦化层可以延伸以覆盖外围电路区上的外围结构。上绝缘平坦化层被形成为覆盖电极结构和外围电路区上的下绝缘平坦化层。
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公开(公告)号：CN108183106A
公开(公告)日：2018-06-19
申请号：CN201711293693.8
申请日：2017-12-08
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578
CPC classification number: H01L27/11286 , H01L21/02107 , H01L21/76801 , H01L21/76819 , H01L23/528 , H01L23/535 , H01L23/538 , H01L27/112 , H01L27/11551 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11578 , H01L27/11582
Abstract: 一种半导体器件包括衬底、外围结构、下绝缘层和堆叠。衬底包括外围电路区域和单元阵列区域。外围结构在外围电路区域上。下绝缘层覆盖外围电路区域和单元阵列区域，并且具有从平坦部分凸出的凸出部分。堆叠在下绝缘层和单元阵列区域上，并且包括交替地且重复地堆叠的上导电图案和绝缘图案。
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