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公开(公告)号：CN113782507A
公开(公告)日：2021-12-10
申请号：CN202111060595.6
申请日：2017-08-02
Applicant: 东芝存储器株式会社
IPC: H01L23/48 , H01L23/528 , H01L21/768
Abstract: 本发明的实施方式提供一种能够减小贯通电极与半导体元件之间的接触电阻的半导体装置。本实施方式的半导体装置具备半导体衬底，所述半导体衬底具有第1面及第2面，所述第1面具有半导体元件，所述第2面位于该第1面的相反侧。第1绝缘膜设置在半导体衬底的第1面上。导电体设置在第1绝缘膜上。金属电极设置在第1面与第2面之间，贯通半导体衬底并与导电体接触。第2绝缘膜设置在金属电极与半导体衬底之间。第1绝缘膜与第2绝缘膜的边界面位于较半导体衬底的第1面更靠导电体侧，且随着向金属电极的中心部靠近而以向导电体接近的方式倾斜。
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公开(公告)号：CN111696923A
公开(公告)日：2020-09-22
申请号：CN201910589721.3
申请日：2019-07-02
Applicant: 东芝存储器株式会社
Abstract: 本发明涉及一种半导体装置及半导体装置的制造方法。根据一实施方式，半导体装置具备器件层、反射率降低层及改质层。所述器件层配置在半导体衬底的第1区域的第1面上。所述反射率降低层被配置在所述半导体衬底的设置在所述第1区域周围的第2区域的所述第1面上，且使反射率与所述第1面上配置有金属膜时从与所述第1面对向的第2面侧入射的激光的反射率相比降低。所述改质层被设置在所述第2区域的所述半导体衬底的侧面。所述第2区域的所述半导体衬底的侧面是在所述半导体衬底中伸展的切断面。
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公开(公告)号：CN106206535B
公开(公告)日：2020-04-10
申请号：CN201510848078.3
申请日：2015-11-27
Applicant: 东芝存储器株式会社
IPC: H01L23/522 , H01L21/768
Abstract: 本发明的实施方式提供一种能够向TSV内稳定地埋设金属等的半导体装置及半导体装置的制造方法。实施方式的半导体装置具备：半导体基板，设有从第1面贯通至与所述第1面为相反侧的第2面的贯通孔；器件层，位于所述半导体基板的所述第1面，且包含配线；第1绝缘层，覆盖所述器件层；第1贯通电极，贯通所述第1绝缘层；第2绝缘层，从所述半导体基板的所述第2面上，穿过所述半导体基板的所述贯通孔的内侧面而到达所述器件层，且与所述器件层接触的部分的形状为锥形状；以及第2贯通电极，从所述第2绝缘层上穿过所述半导体基板的所述贯通孔内而与所述配线电连接。
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公开(公告)号：CN110534492A
公开(公告)日：2019-12-03
申请号：CN201811579747.1
申请日：2018-12-24
Applicant: 东芝存储器株式会社
IPC: H01L23/48 , H01L21/768
Abstract: 实施方式提供一种能够抑制缺陷产生的具有TSV的半导体装置及其制造方法。实施方式的半导体装置具有：半导体衬底，设置着从第1面贯通至与所述第1面为相反侧的第2面的贯通孔；金属部，形成在贯通孔的内部；第1绝缘膜，设置在半导体衬底的第2面上及贯通孔的侧面；及第2绝缘膜，设置在半导体衬底的贯通孔的侧面上的金属部侧的第1绝缘膜上。
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公开(公告)号：CN106206416B
公开(公告)日：2019-05-10
申请号：CN201510848888.9
申请日：2015-11-27
Applicant: 东芝存储器株式会社
IPC: H01L21/768 , H01L23/528
Abstract: 本发明提供一种能够将金属等稳定地埋设在TSV内的半导体装置的制造方法以及半导体装置。实施方式的半导体装置(1)可具备：半导体基板(11)，设有贯通孔(180H)；器件层(12)，包含下层配线(122)；绝缘层(13)，覆盖器件层(12)；第1贯通电极(14)，贯通绝缘层(13)；第1绝缘膜(171/172)，设有直径与半导体基板(11)的贯通孔(180H)的开口径实质上相同或大于该开口径的开口；第2绝缘膜(173)，位于第1绝缘膜(171/172)上至半导体基板(11)的贯通孔(180H)的内侧面；以及第2贯通电极(18)，从第2绝缘膜(173)上经由半导体基板(11)的贯通孔(180H)内与器件层(12)中的下层配线(122)电连接。
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公开(公告)号：CN108666285A
公开(公告)日：2018-10-16
申请号：CN201710638706.4
申请日：2017-07-31
Applicant: 东芝存储器株式会社
IPC: H01L23/48 , H01L21/768
CPC classification number: H01L23/481 , H01L21/02164 , H01L21/0217 , H01L21/3065 , H01L21/31116 , H01L21/76828 , H01L21/76831 , H01L21/76846 , H01L21/76873 , H01L21/76874 , H01L21/76877 , H01L21/76898 , H01L23/528 , H01L23/53209 , H01L23/53295 , H01L24/13 , H01L2224/13025
Abstract: 实施方式提供一种具有能抑制缺陷产生的TSV的半导体装置及半导体装置的制造方法。实施方式的半导体装置具有：半导体衬底，设有从第1面贯通到与所述第1面为相反侧的第2面的贯通孔；金属部，形成于所述贯通孔内部；及绝缘膜，设于所述半导体衬底与所述金属部之间，且具有1μm以下的厚度。而且，实施方式的半导体装置的制造方法包含如下步骤：形成贯通半导体衬底且开口的贯通孔；在所述半导体衬底的第1面上及所述贯通孔的内部，以150℃以下形成具有1μm以下的厚度的绝缘膜；及在所述贯通孔的内部形成金属部。
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公开(公告)号：CN108630596B
公开(公告)日：2022-01-11
申请号：CN201710660942.6
申请日：2017-08-04
Applicant: 东芝存储器株式会社
IPC: H01L21/768
Abstract: 本发明的实施方式提供一种半导体装置的制造方法及半导体装置。所述制造方法是将第1、第2半导体衬底积层，该第1半导体衬底具有包含半导体元件的第1面及位于该第1面的相反侧的第2面，该第2半导体衬底具有包含半导体元件的第3面及位于该第3面的相反侧的第4面。从第2面起进行蚀刻而形成从该第2面到达至第1面的第1接触孔，并且在第2面中的第1区域形成第1槽。形成被覆第1槽的第1掩模材料。将第1掩模材料用作掩模，在第1接触孔内形成第1金属电极。在去除第1掩模材料之后，将第1区域切断。
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公开(公告)号：CN108666285B
公开(公告)日：2021-10-01
申请号：CN201710638706.4
申请日：2017-07-31
Applicant: 东芝存储器株式会社
IPC: H01L23/48 , H01L21/768
Abstract: 实施方式提供一种具有能抑制缺陷产生的TSV的半导体装置及半导体装置的制造方法。实施方式的半导体装置具有：半导体衬底，设有从第1面贯通到与所述第1面为相反侧的第2面的贯通孔；金属部，形成于所述贯通孔内部；及绝缘膜，设于所述半导体衬底与所述金属部之间，且具有1μm以下的厚度。而且，实施方式的半导体装置的制造方法包含如下步骤：形成贯通半导体衬底且开口的贯通孔；在所述半导体衬底的第1面上及所述贯通孔的内部，以150℃以下形成具有1μm以下的厚度的绝缘膜；及在所述贯通孔的内部形成金属部。
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公开(公告)号：CN111627862A
公开(公告)日：2020-09-04
申请号：CN201910827815.X
申请日：2019-09-03
Applicant: 东芝存储器株式会社
IPC: H01L23/00 , H01L21/683 , H01L21/768
Abstract: 本发明提供一种半导体装置、一种用于半导体装置的衬底和一种制造所述半导体装置的方法。所述半导体装置包含：装置层，其具有半导体元件和布线层；第一结构；第二结构，其在所述第一结构的外周边处且具有小于所述第一结构的厚度的厚度；以及导电层，其覆盖所述第一结构和所述第二结构。所述第一结构包括：第一衬底，其具有形成于其第一表面上的所述装置层，和通孔，所述通孔形成为穿过与所述第一表面相对的所述第一衬底的第二表面以到达所述装置层；和第二衬底的内部分，其面对所述第一表面且通过第一粘合剂层接合到所述第一表面。
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公开(公告)号：CN108630596A
公开(公告)日：2018-10-09
申请号：CN201710660942.6
申请日：2017-08-04
Applicant: 东芝存储器株式会社
IPC: H01L21/768
CPC classification number: H01L23/562 , H01L21/67092 , H01L21/76898 , H01L21/78 , H01L23/3171 , H01L23/4012 , H01L23/481 , H01L24/11 , H01L24/13 , H01L25/0657 , H01L25/50 , H01L2224/1146 , H01L2224/13025 , H01L2224/13147 , H01L2225/06544 , H01L2225/06586
Abstract: 本发明的实施方式提供一种半导体装置的制造方法及半导体装置。所述制造方法是将第1、第2半导体衬底积层，该第1半导体衬底具有包含半导体元件的第1面及位于该第1面的相反侧的第2面，该第2半导体衬底具有包含半导体元件的第3面及位于该第3面的相反侧的第4面。从第2面起进行蚀刻而形成从该第2面到达至第1面的第1接触孔，并且在第2面中的第1区域形成第1槽。形成被覆第1槽的第1掩模材料。将第1掩模材料用作掩模，在第1接触孔内形成第1金属电极。在去除第1掩模材料之后，将第1区域切断。
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