公开(公告)号：CN108885893A

公开(公告)日：2018-11-23

申请号：CN201680033285.6

申请日：2016-03-14

Applicant: 东芝存储器株式会社 ,  SK 海力士公司

Inventor： 相川尚德 ,  岸达也 ,  中冢圭祐 ,  稻叶聪 ,  都甲大 ,  细谷启司 ,  J·Y·易 ,  H·J·徐 ,  S·D·金

IPC: G11C13/00 ,  G11C11/15 ,  H01L21/8246 ,  H01L27/105

CPC classification number: G11C11/1673 ,  G11C5/063 ,  G11C8/08 ,  G11C8/12 ,  G11C11/161 ,  G11C11/1653 ,  G11C11/1655 ,  G11C11/1657 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0028 ,  G11C2213/79 ,  G11C2213/82 ,  H01L27/228 ,  H01L27/2436 ,  H01L27/2463 ,  H01L43/08 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/16 ,  H01L45/1675

Abstract: 根据实施例，一种阻变存储器包括：半导体衬底，具有控制端子、第一端子和第二端子的晶体管，所述晶体管设置在半导体衬底上，覆盖所述晶体管的绝缘层，连接到所述第一端子且设置在所述绝缘层上的第一导线，设置在所述绝缘层上的第二导线，以及连接在所述第二端子和所述第二导线之间的阻变元件。在所述第一导线和所述第二导线的布置方向上，所述第一导线的宽度大于所述第二导线的宽度。

公开(公告)号：CN111725221A

公开(公告)日：2020-09-29

申请号：CN201910675138.4

申请日：2019-07-24

Applicant: 东芝存储器株式会社

Inventor： 荒井史隆 ,  后藤正和 ,  近藤正树 ,  细谷启司 ,  百百信幸

IPC: H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含：第1配线层(33)；第1信号线(37)；第1存储单元MC，设置在第1配线层与第1信号线之间，存储第1信息；第2至第4配线层(SG0a～SGD2a)，积层在第1配线层的上方；第5至第7配线层(SG0b、CSL、及SG2b)，分别在第3方向上与第2至第4配线层分开地配置；第2信号线(45)，连接于第1信号线，并配置在第2配线层与第5配线层之间、第3配线层与第6配线层之间、及第4配线层与第7配线层之间；以及第3信号线(45)，连接于第1及第2信号线以及第6配线层，并配置在第2信号线与第5至第7配线层之间。

公开(公告)号：CN111276482A

公开(公告)日：2020-06-12

申请号：CN201910854463.7

申请日：2019-09-10

Applicant: 东芝存储器株式会社

Inventor： 细谷启司 ,  荒井史隆 ,  中塚圭祐

IPC: H01L27/115 ,  H01L27/11563 ,  H01L27/1157

Abstract: 实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含：导电层，包含第1部分、及与其电连接的第2部分；第1接触插塞，与第1部分电连接；第1半导体层；第1绝缘层，设置于第2部分与第1半导体层之间、及第1部分与第1半导体层之间；第2接触插塞，在形成有第1绝缘层的区域内与第1半导体层连接；第1配线；及第1存储单元，为了在第1半导体层与第1配线之间存储信息，而设置于与第2部分隔开的位置。

公开(公告)号：CN108630804B

公开(公告)日：2022-01-11

申请号：CN201710659406.4

申请日：2017-08-04

Applicant: 东芝存储器株式会社

Inventor： 都甲大 ,  细谷启司 ,  相川尚德 ,  岸达也

IPC: H01L43/08 ,  G11C11/16 ,  G11C11/15

Abstract: 本发明的实施方式提供可信性能够提高的磁存储装置及其制造方法。实施方式的磁存储装置包括：具有可变的磁化方向的第1磁性层(11)；设置于第1磁性层(11)上的第1非磁性层(12)；和设置于第1非磁性层(12)上、具有固定磁化方向的第2磁性层(13至16)。第2磁性层(13至16)包含：包含Mo(钼)、Ta(钽)、W(钨)、Hf(铪)、Nb(铌)以及Ti(钛)中的至少1种的非磁性金属。

公开(公告)号：CN111668224A

公开(公告)日：2020-09-15

申请号：CN201910857188.4

申请日：2019-09-10

Applicant: 东芝存储器株式会社

Inventor： 细谷启司 ,  荒井史隆 ,  中塚圭祐 ,  百百信幸 ,  藤松基彦

IPC: H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582 ,  G11C16/04

Abstract: 实施方式提供一种能够抑制芯片面积的增加的半导体存储装置。实施方式的半导体存储装置包含：第1半导体层，包含在第1方向上排列配置且第2方向上的位置互不相同的第1至第3部分；导电层，包含在第2方向上延伸的第4部分及在第1方向上延伸的第5部分；第1绝缘层，设置在第4部分与第1半导体层之间、及第5部分与第1半导体层之间；第1接触插塞，与第4部分连接；第2接触插塞，在形成着第1绝缘层的区域内与第1半导体层连接；第1配线；以及第1存储单元，在第1半导体层与第1配线之间存储信息。

公开(公告)号：CN111129018A

公开(公告)日：2020-05-08

申请号：CN201910854455.2

申请日：2019-09-10

Applicant: 东芝存储器株式会社

Inventor： 荒井史隆 ,  细谷启司 ,  百百信幸

IPC: H01L27/11517 ,  H01L27/11521 ,  H01L27/11551 ,  G11C11/402

Abstract: 本发明的实施方式提供一种可减少耗电的半导体存储装置。实施方式的半导体存储装置包含：第1配线(BL)；第2配线(SL)；第3配线(SG)；第4配线(WL)；第5配线(TG)；半导体层(46)，一端位于第4配线与第5配线之间，另一端连接于第1配线；存储单元(MC)；导电层，一端连接于第2配线，另一端连接于半导体层；第1绝缘层(45)，以延伸存在于第3配线与半导体层之间、第4配线与半导体层之间、及第5配线与导电层之间的方式设置；氧化物半导体层(44)，以延伸存在于第4配线与第1绝缘层之间、及第5配线与第1绝缘层之间的方式设置；以及第2绝缘层(43)，以延伸存在于第4配线与氧化物半导体层之间、及第5配线与氧化物半导体层之间的方式设置。

公开(公告)号：CN108630804A

公开(公告)日：2018-10-09

申请号：CN201710659406.4

申请日：2017-08-04

Applicant: 东芝存储器株式会社

Inventor： 都甲大 ,  细谷启司 ,  相川尚德 ,  岸达也

IPC: H01L43/08 ,  G11C11/16 ,  G11C11/15

CPC classification number: H01L43/02 ,  H01L43/08 ,  H01L43/10 ,  H01L43/12

Abstract: 本发明的实施方式提供可信性能够提高的磁存储装置及其制造方法。实施方式的磁存储装置包括：具有可变的磁化方向的第1磁性层(11)；设置于第1磁性层(11)上的第1非磁性层(12)；和设置于第1非磁性层(12)上、具有固定磁化方向的第2磁性层(13至16)。第2磁性层(13至16)包含：包含Mo(钼)、Ta(钽)、W(钨)、Hf(铪)、Nb(铌)以及Ti(钛)中的至少1种的非磁性金属。