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公开(公告)号:CN108885893A
公开(公告)日:2018-11-23
申请号:CN201680033285.6
申请日:2016-03-14
IPC: G11C13/00 , G11C11/15 , H01L21/8246 , H01L27/105
CPC classification number: G11C11/1673 , G11C5/063 , G11C8/08 , G11C8/12 , G11C11/161 , G11C11/1653 , G11C11/1655 , G11C11/1657 , G11C13/0023 , G11C13/0026 , G11C13/0028 , G11C2213/79 , G11C2213/82 , H01L27/228 , H01L27/2436 , H01L27/2463 , H01L43/08 , H01L45/06 , H01L45/1233 , H01L45/16 , H01L45/1675
Abstract: 根据实施例,一种阻变存储器包括:半导体衬底,具有控制端子、第一端子和第二端子的晶体管,所述晶体管设置在半导体衬底上,覆盖所述晶体管的绝缘层,连接到所述第一端子且设置在所述绝缘层上的第一导线,设置在所述绝缘层上的第二导线,以及连接在所述第二端子和所述第二导线之间的阻变元件。在所述第一导线和所述第二导线的布置方向上,所述第一导线的宽度大于所述第二导线的宽度。
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公开(公告)号:CN108630804B
公开(公告)日:2022-01-11
申请号:CN201710659406.4
申请日:2017-08-04
Applicant: 东芝存储器株式会社
Abstract: 本发明的实施方式提供可信性能够提高的磁存储装置及其制造方法。实施方式的磁存储装置包括:具有可变的磁化方向的第1磁性层(11);设置于第1磁性层(11)上的第1非磁性层(12);和设置于第1非磁性层(12)上、具有固定磁化方向的第2磁性层(13至16)。第2磁性层(13至16)包含:包含Mo(钼)、Ta(钽)、W(钨)、Hf(铪)、Nb(铌)以及Ti(钛)中的至少1种的非磁性金属。
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公开(公告)号:CN107808681B
公开(公告)日:2021-01-15
申请号:CN201710080698.6
申请日:2017-02-15
Applicant: 东芝存储器株式会社
IPC: G11C11/16
Abstract: 根据实施方式,存储装置包括磁阻元件和写入电路,所述磁阻元件包括第1磁性层、第2磁性层以及设置在所述第1磁性层与所述第2磁性层之间的非磁性层,所述写入电路控制第1写入和第2写入,使电流脉冲在所述磁阻元件中流动,所述第1写入使所述第1磁性层的磁化和所述第2磁性层的磁化成为平行状态,所述第2写入使所述第1磁性层的磁化和所述第2磁性层的磁化成为反平行状态。所述第1写入所使用的第1脉冲模式与所述第2写入所使用的第2脉冲模式不同。
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公开(公告)号:CN108630804A
公开(公告)日:2018-10-09
申请号:CN201710659406.4
申请日:2017-08-04
Applicant: 东芝存储器株式会社
Abstract: 本发明的实施方式提供可信性能够提高的磁存储装置及其制造方法。实施方式的磁存储装置包括:具有可变的磁化方向的第1磁性层(11);设置于第1磁性层(11)上的第1非磁性层(12);和设置于第1非磁性层(12)上、具有固定磁化方向的第2磁性层(13至16)。第2磁性层(13至16)包含:包含Mo(钼)、Ta(钽)、W(钨)、Hf(铪)、Nb(铌)以及Ti(钛)中的至少1种的非磁性金属。
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公开(公告)号:CN107808681A
公开(公告)日:2018-03-16
申请号:CN201710080698.6
申请日:2017-02-15
Applicant: 东芝存储器株式会社
IPC: G11C11/16
Abstract: 根据实施方式,存储装置包括磁阻元件和写入电路,所述磁阻元件包括第1磁性层、第2磁性层以及设置在所述第1磁性层与所述第2磁性层之间的非磁性层,所述写入电路控制第1写入和第2写入,使电流脉冲在所述磁阻元件中流动,所述第1写入使所述第1磁性层的磁化和所述第2磁性层的磁化成为平行状态,所述第2写入使所述第1磁性层的磁化和所述第2磁性层的磁化成为反平行状态。所述第1写入所使用的第1脉冲模式与所述第2写入所使用的第2脉冲模式不同。
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公开(公告)号:CN108885893B
公开(公告)日:2022-05-06
申请号:CN201680033285.6
申请日:2016-03-14
IPC: G11C13/00 , G11C11/15 , H01L21/8246 , H01L27/105
Abstract: 根据实施例,一种阻变存储器包括:半导体衬底,具有控制端子、第一端子和第二端子的晶体管,所述晶体管设置在半导体衬底上,覆盖所述晶体管的绝缘层,连接到所述第一端子且设置在所述绝缘层上的第一导线,设置在所述绝缘层上的第二导线,以及连接在所述第二端子和所述第二导线之间的阻变元件。在所述第一导线和所述第二导线的布置方向上,所述第一导线的宽度大于所述第二导线的宽度。
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