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公开(公告)号：CN100561267C
公开(公告)日：2009-11-18
申请号：CN200610167644.5
申请日：2006-12-19
Applicant: 住友电气工业株式会社 , 株式会社东芝
CPC classification number: G02B6/3644 , G02B6/3652 , G02B6/3696 , G02B6/4202
Abstract: 本发明公开一种用于制造光学耦合部件的方法以及采用该方法制造的光学耦合部件。在将具有多个引脚(31)的布线板(30)夹物模制于模制元件(20)的端面(21)上之后，切掉布线板(30)的多余部分，从而可以容易地实现三维布线。结果，可以将与光纤(11)的端面(11b)相对设置的光电转换元件(41)的电极端子部分(43)电耦合于光学耦合部件(10)的电力布线部分(23)上。
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公开(公告)号：CN1987542A
公开(公告)日：2007-06-27
申请号：CN200610167644.5
申请日：2006-12-19
Applicant: 住友电气工业株式会社 , 株式会社东芝
CPC classification number: G02B6/3644 , G02B6/3652 , G02B6/3696 , G02B6/4202
Abstract: 本发明公开一种用于制造光学耦合部件的方法以及采用该方法制造的光学耦合部件。在将具有多个引脚(31)的布线板(30)夹物模制于模制元件(20)的端面(21)上之后，切掉布线板(30)的多余部分，从而可以容易地实现三维布线。结果，可以将与光纤(11)的端面(11b)相对设置的光电转换元件(41)的电极端子部分(43)电耦合于光学耦合部件(10)的电力布线部分(23)上。
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公开(公告)号：CN100561268C
公开(公告)日：2009-11-18
申请号：CN200710000490.5
申请日：2007-02-28
Applicant: 住友电气工业株式会社 , 株式会社东芝
IPC: G02B6/42
CPC classification number: G02B6/43 , G02B6/4202 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种引线框架、一种光耦合部件、以及该光耦合部件的制造方法。当形成模制主体20的树脂59被注入并且通过嵌入成型来将引线框架30附接到模制主体20的前端面21上时，提供在引线框架30的引线图案31两个外侧上的保护引线32缓和了树脂59的流动并减小了作用于引线图案31上的力，从而可防止引线图案31的位置不正。因此，可把被插入并成型了的引线框架30在模制主体20的前端面21上布线，从而容易地实现三维电力布线。
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公开(公告)号：CN101029954A
公开(公告)日：2007-09-05
申请号：CN200710000490.5
申请日：2007-02-28
Applicant: 住友电气工业株式会社 , 株式会社东芝
IPC: G02B6/42
CPC classification number: G02B6/43 , G02B6/4202 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种引线框架、一种光耦合部件、以及该光耦合部件的制造方法。当形成模制主体20的树脂59被注入并且通过嵌入成型来将引线框架30附接到模制主体20的前端面21上时，提供在引线框架30的引线图案31两个外侧上的保护引线32缓和了树脂59的流动并减小了作用于引线图案31上的力，从而可防止引线图案31的位置不正。因此，可把被插入并成型了的引线框架30在模制主体20的前端面21上布线，从而容易地实现三维电力布线。
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公开(公告)号：CN1619812A
公开(公告)日：2005-05-25
申请号：CN200410094613.2
申请日：2001-09-27
Applicant: 株式会社东芝
IPC: H01L25/065 , H01L21/50
CPC classification number: H01L2224/16145
Abstract: 一种层叠型半导体器件，由至少三个分别包含半导体集成电路芯片且具有规格的半导体集成电路器件层叠而形成，其中：上述半导体集成电路器件中，至少两个的除尺寸以外的上述规格的数值不同，且最下层的或最上层的半导体集成电路器件的除尺寸以外的规格的数值为最小或最大。
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Patent Agency Ranking
公开(公告)号：CN1054237C
公开(公告)日：2000-07-05
申请号：CN95119213.2
申请日：1995-11-10
Applicant: 株式会社东芝
CPC classification number: H01L24/13 , H01L2224/0401 , H01L2224/05124 , H01L2224/05166 , H01L2224/05572 , H01L2224/05664 , H01L2224/13 , H01L2224/13005 , H01L2224/13006 , H01L2224/13027 , H01L2224/13099 , H01L2224/14104 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01022 , H01L2924/01029 , H01L2924/01033 , H01L2924/01046 , H01L2924/01074 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/01322 , H01L2924/14 , H01L2924/181 , H01L2924/207 , H01L2924/00 , H01L2924/00012 , H01L2924/00014
Abstract: 本发明提供一种新构造的凸极的半导体器件，该装置的内引线表面的镀锡层与凸出电极进行反应所形成的Au-sn等的合金不会达到钝化开口部分的底面。钝化开口部分9的中心被配置为比凸出电极5的中心更靠近半导体衬底中心。更靠近内引线的顶端而远离外引线。通过采用该办法，就可以防止因内引线的镀锡层与凸出电极的金属发生反应而生成的Au-Sn等的合金达到钝化开口部分的底部而无需改变凸出电极5的高度或钝化开口部分9的尺寸。
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公开(公告)号：CN1199270C
公开(公告)日：2005-04-27
申请号：CN01140933.9
申请日：2001-09-27
Applicant: 株式会社东芝
IPC: H01L25/065
CPC classification number: H01L2224/16145
Abstract: 一种层叠型半导体器件，由分别包含半导体集成电路芯片且具有规格的多个半导体集成电路器件层叠而成，其中：在至少三个以上的半导体集成电路器件中，至少两个的除尺寸以外的上述规格的数值不同，且按除尺寸以外的上述规格的数值的大小的顺序进行层叠。
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公开(公告)号：CN1619812B
公开(公告)日：2010-06-23
申请号：CN200410094613.2
申请日：2001-09-27
Applicant: 株式会社东芝
IPC: H01L25/065 , H01L21/50
CPC classification number: H01L2224/16145
Abstract: 本发明提供一种层叠型半导体器件，由至少三个分别包含半导体集成电路芯片且具有规格参数的半导体集成电路器件层叠而形成，其中：上述半导体集成电路器件中，至少两个上述半导体集成电路器件的从耗电量、工作电压、工作电压数、工作电流、保证工作温度、产生电磁波量、工作频率、可以与设在与其他半导体集成电路器件或搭载有上述半导体集成电路器件的衬底基板之间的空间中的连接材料相连接的接线端子数目、接线端子间距、和厚度中选择的规格参数的数值不同，且最下层的或最上层的半导体集成电路器件的上述规格参数的数值为最小或最大。
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公开(公告)号：CN1348216A
公开(公告)日：2002-05-08
申请号：CN01140933.9
申请日：2001-09-27
Applicant: 株式会社东芝
IPC: H01L25/065
CPC classification number: H01L2224/16145
Abstract: 一种层叠型半导体器件,由包含半导体集成电路芯片且具有规格的多个半导体集成电路器件层叠而成,其中:上述半导体集成电路器件中的至少三个以上的预定的半导体集成电路器件按上述规格的值的大小的顺序进行层叠。
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公开(公告)号：CN1132934A
公开(公告)日：1996-10-09
申请号：CN95119213.2
申请日：1995-11-10
Applicant: 株式会社东芝
CPC classification number: H01L24/13 , H01L2224/0401 , H01L2224/05124 , H01L2224/05166 , H01L2224/05572 , H01L2224/05664 , H01L2224/13 , H01L2224/13005 , H01L2224/13006 , H01L2224/13027 , H01L2224/13099 , H01L2224/14104 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01022 , H01L2924/01029 , H01L2924/01033 , H01L2924/01046 , H01L2924/01074 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/01322 , H01L2924/14 , H01L2924/181 , H01L2924/207 , H01L2924/00 , H01L2924/00012 , H01L2924/00014
Abstract: 本发明提供一种新构造的凸极的半导体装置，该装置的内引线表面的镀锡层与凸出电极进行反应所形成的Au-Sn等的合金不会达到钝化开口部分的底面。钝化开口部分9的中心被配置为比凸出电极5的中心更靠近半导体基板中心。更靠近内引线的顶端而远离外引线。通过采用该办法，就可以防止因内引线的镀锡层与凸出电极的金属发生反应而生成的Au-Sn等的合金达到钝化开口部分的底部而无需改变凸出电极5的高度或钝化开口部分9的尺寸。
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