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公开(公告)号：CN100573719C
公开(公告)日：2009-12-23
申请号：CN200480043332.2
申请日：2004-05-11
Applicant: 斯班逊有限公司
IPC: G11C16/10
CPC classification number: G11C16/12
Abstract: 本发明为一种半导体器件，具备有列(column)解码器7(选择写入电路)，该列解码器7系以于同1条字线WL上所配置之由每特定个存储单元所组成的分页为选择单位，于多个分页中写入多位元的数据时，选择互不邻接的分页，并同时对选择的分页的存储单元进行位元的写入。藉由扩大同时进行写入之存储单元的间隔，可避免写入的压迫性施加于未进行写入之存储单元。
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公开(公告)号：CN101015021A
公开(公告)日：2007-08-08
申请号：CN200480043511.6
申请日：2004-05-11
CPC classification number: G11C16/08 , G06F12/1425 , G11C16/22 , Y02D10/13
Abstract: 本发明为一种半导体装置，其特征包含有：第1存储单元阵列，其包含用以存储数据的存储单元，并以每个扇区进行管理；包含存储单元的第2存储单元阵列，该存储单元在上述每个扇区中记忆有上述扇区保护信息；及控制电路，其在每次选择有进行编程或抹除动作的扇区时，从上述第2存储单元阵列中读出各个扇区保护信息。藉此，在电源投入时的读出中不需将所有扇区数量的扇区保护信息加以锁存。因此不需具有扇区数量的锁存电路。因此可大幅减少电路而缩小晶片面积。
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公开(公告)号：CN1998052A
公开(公告)日：2007-07-11
申请号：CN200480043573.7
申请日：2004-05-11
IPC: G11C16/10 , H01L27/115
CPC classification number: G11C16/12 , G11C16/0475 , G11C16/0483 , G11C16/0491 , G11C16/10 , G11C16/26 , G11C16/28 , G11C16/3445 , G11C16/3459
Abstract: 本发明的半导体装置，是邻接参考阵列部53的端部，而配置至少一个被编程的虚设单元。因而，在读出参考阵列部53的端部数据时不会发生电流泄漏。又，参考阵列部53的中央侧的存储器单元，由于其相邻的参考单元被编程，所以在从全部的参考单元读出数据时可防止电流泄漏的发生。因而，可稳定供给参考电流。
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公开(公告)号：CN101002281A
公开(公告)日：2007-07-18
申请号：CN200480043544.0
申请日：2004-05-12
Applicant: 斯班逊有限公司
IPC: G11C16/22
Abstract: 本发明的半导体装置，是包含有：内存单元数组，其包含存储数据的内存单元且由每一区段所管理；内存，其存储决定激活状态的信息；锁存电路，其锁存与存储于上述内存内的信息相应的激活信息；及激活控制电路，其在激活后输入指定命令时，使与上述内存的存储状态相应的激活信息锁存在上述锁存电路内。在激活后输入指定命令时，由于使与上述内存的存储状态相应的激活信息锁存在锁存电路内，所以可将存储于内存内的信息确实读出且确实设定在锁存电路内。
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公开(公告)号：CN101002280A
公开(公告)日：2007-07-18
申请号：CN200480043332.2
申请日：2004-05-11
Applicant: 斯班逊有限公司
IPC: G11C16/10
CPC classification number: G11C16/12
Abstract: 本发明为一种半导体器件，具备有行解码器7(选择写入电路)，该行解码器7系以于同1条字线WL上所配置之由每特定个存储单元所组成的分页为选择单位，于多个分页中写入多位元的资料时，选择互不邻接的分页，并同时对选择的分页的存储单元进行位元的写入。藉由扩大同时进行写入之存储单元的间隔，可避免写入的压迫性施加于未进行写入之存储单元。
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Patent Agency Ranking
公开(公告)号：CN101002277A
公开(公告)日：2007-07-18
申请号：CN200480043591.5
申请日：2004-05-12
IPC: G11C16/08
Abstract: 本发明为一种半导体装置，其特征是具备有：具有连接在区域字线的单元的多个区段、以及选择区段的解码器；及产生控制信号的电路，该控制信号在抹除所选择的区段时，是使连接在该选择的区段的所述解码器暂时成为非选择。每个区段包含拉升晶体管，所述拉升晶体管是通过连接所述区段的对应的总体字线的对应的解码器而驱动，并驱动对应的字线，该拉升晶体管由是所述控制信号而保持在非导通。
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公开(公告)号：CN101002275A
公开(公告)日：2007-07-18
申请号：CN200480043574.1
申请日：2004-05-11
Applicant: 斯班逊有限公司
Inventor： 栗原和弘
IPC: G11C16/06
Abstract: 本发明为一种非易失性半导体存储器，其特征为具备，于第1时序开始工作并产生第1电压的第1泵10；及于接着所述第1时序的第2时序开始工作，并将第2电压施加于与非易失性半导体存储器单元50连接的给定节点N1的第2泵20；及于所述第2时序使用所述第1电压，对所述给定节点进行增压的增压器60。于以第2泵20将给定节点N1保持于第2电压时，使用第1泵10对给定节点N1进行增压，因此可进行高速工作。
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公开(公告)号：CN101002281B
公开(公告)日：2010-04-14
申请号：CN200480043544.0
申请日：2004-05-12
IPC: G11C16/22
Abstract: 本发明的半导体装置，是包含有：内存单元数组，其包含存储数据的内存单元且由每一区段所管理；内存，其存储决定激活状态的信息；锁存电路，其锁存与存储于上述内存内的信息相应的激活信息；及激活控制电路，其在激活后输入指定命令时，使与上述内存的存储状态相应的激活信息锁存在上述锁存电路内。在激活后输入指定命令时，由于使与上述内存的存储状态相应的激活信息锁存在锁存电路内，所以可将存储于内存内的信息确实读出且确实设定在锁存电路内。
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公开(公告)号：CN1998052B
公开(公告)日：2011-04-06
申请号：CN200480043573.7
申请日：2004-05-11
IPC: G11C16/10 , H01L27/115
CPC classification number: G11C16/12 , G11C16/0475 , G11C16/0483 , G11C16/0491 , G11C16/10 , G11C16/26 , G11C16/28 , G11C16/3445 , G11C16/3459
Abstract: 本发明的半导体装置，是邻接参考阵列部53的端部，而配置至少一个被编程的虚设单元。因而，在读出参考阵列部53的端部数据时不会发生电流泄漏。又，参考阵列部53的中央侧的存储器单元，由于其相邻的参考单元被编程，所以在从全部的参考单元读出数据时可防止电流泄漏的发生。因而，可稳定供给参考电流。
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公开(公告)号：CN100552819C
公开(公告)日：2009-10-21
申请号：CN200480017247.9
申请日：2004-05-21
Applicant: 斯班逊有限公司
CPC classification number: G11C16/28 , G11C11/5642 , G11C11/5671 , G11C16/0475 , G11C2211/5634
Abstract: 一种基于核心的多位存储器(400)具有制备在存储核心(401)上的双位动态参考架构(408、410)。第一参考阵列(408)和第二参考阵列(410)制备在存储核心(401)上，而使得包括第一参考阵列(408)的一个单元(182)和第二参考阵列(410)的对应单元(184)的参考单元对(185)被读取并平均，以提供读取数据阵列的参考电压。
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