公开(公告)号：CN1269216C

公开(公告)日：2006-08-09

申请号：CN01821733.8

申请日：2001-12-28

Applicant: 松下电器产业株式会社

Inventor： 小川久 ,  森义弘 ,  皷谷昭彦

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10894 ,  H01L27/10885 ,  H01L28/55 ,  H01L28/60 ,  Y10S257/905 ,  Y10S257/908

Abstract: 本发明提供一种半导体存储器件及其制造方法，它可避免因上部电极露出所导致的电容绝缘膜的特性降低。本发明在半导体存储器件的动态随机存取存储体(DRAM)存储单元中，第一层间绝缘膜上，设置有连接至位元线插塞的位元线，以及局部布线。而遍及于金属掩膜、上部势垒金属、铂(Pt)膜(铂膜)以及钛酸锶钡(BST)膜的侧面，设置有包含氧化铝钛膜(TiAlN)的导体侧壁。构成上部电极的铂(Pt)膜上未设置接点，而透过导体侧壁、虚设下部电极、虚设单元插塞以及局部布线，使上部电极连接至上层布线(铜布线)。由于铂(Pt)膜未曝露在还原性气体中，故可防止电容绝缘膜的特性降低。

公开(公告)号：CN1484860A

公开(公告)日：2004-03-24

申请号：CN01821733.8

申请日：2001-12-28

Applicant: 松下电器产业株式会社

Inventor： 小川久 ,  森义弘 ,  皷谷昭彦

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10894 ,  H01L27/10885 ,  H01L28/55 ,  H01L28/60 ,  Y10S257/905 ,  Y10S257/908

Abstract: 本发明提供一种半导体存储器件及其制造方法，它可避免因上部电极露出所导致的电容绝缘膜的特性降低。本发明在半导体存储器件的动态随机存取存储体(DRAM)存储单元中，第一层间绝缘膜上，设置有连接至位元线插塞的位元线，以及局部布线。而遍及于金属掩膜、上部势垒金属、铂(Pt)膜(铂膜)以及钛酸锶钡(BST)膜的侧面，设置有包含氧化铝钛膜(TiAlN)的导体侧壁。构成上部电极的铂(Pt)膜上未设置接点，而透过导体侧壁、虚设下部电极、虚设单元插塞以及局部布线，使上部电极连接至上层布线(铜布线)。由于铂(Pt)膜未曝露在还原性气体中，故可防止电容绝缘膜的特性降低。

公开(公告)号：CN1284243C

公开(公告)日：2006-11-08

申请号：CN03800231.0

申请日：2003-02-14

Applicant: 松下电器产业株式会社

Inventor： 小川久 ,  宫永绩 ,  江利口浩二 ,  山田隆顺 ,  糸长总一郎 ,  森义弘

IPC: H01L27/108 ,  H01L21/8242 ,  H01L27/10

CPC classification number: H01L27/10882 ,  H01L27/10829 ,  H01L27/10894 ,  Y10S257/905 ,  Y10S257/908

Abstract: 本发明提供一种以简易工序可实现希望电容的DRAM的半导体器件及其制造方法。在存储器区域设有存储单元晶体管和沟渠型电容器，在逻辑电路区域设有CMOS的各晶体管。设有位线接点(31)和延伸于层间绝缘膜(30)上的位线(31)。在存储单元晶体管，源极扩散层(18)为两个绝缘膜侧壁(25a、25b)所覆盖，硅化物层未形成于源极扩散层(18)上。此外，设有贯通层间绝缘膜(30)而连接屏蔽线(33)和板形电极(16b)的板形电极接点(31)，此屏蔽线(33)设于和位线(32)相同布线层。

公开(公告)号：CN1507658A

公开(公告)日：2004-06-23

申请号：CN03800231.0

申请日：2003-02-14

Applicant: 松下电器产业株式会社

Inventor： 小川久 ,  宫永绩 ,  江利口浩二 ,  山田隆顺 ,  糸长总一郎 ,  森义弘

IPC: H01L27/108 ,  H01L21/8242 ,  H01L27/10

CPC classification number: H01L27/10882 ,  H01L27/10829 ,  H01L27/10894 ,  Y10S257/905 ,  Y10S257/908

Abstract: 本发明提供一种以简易工序可实现希望电容的DRAM的半导体器件及其制造方法。在存储器区域设有存储单元晶体管和沟渠型电容器，在逻辑电路区域设有CMOS的各晶体管。设有位线接点(31)和延伸于层间绝缘膜(30)上的位线(31)。在存储单元晶体管，源极扩散层(18)为两个绝缘膜侧壁(25a、25b)所覆盖，硅化物层未形成于源极扩散层(18)上。此外，设有贯通层间绝缘膜(30)而连接屏蔽线(33)和板形电极(16b)的板形电极接点(31)，此屏蔽线(33)设于和位线(32)相同布线层。