公开(公告)号：CN1967872A

公开(公告)日：2007-05-23

申请号：CN200610135634.3

申请日：2006-10-18

Applicant: 松下电器产业株式会社

Inventor： 小川久 ,  内藤康志 ,  工藤千秋

IPC: H01L29/78 ,  H01L27/092 ,  H01L21/336 ,  H01L21/8238

CPC classification number: H01L21/823807 ,  H01L21/823864

Abstract: 本发明提供一种具有被FUSI化了的栅电极的半导体装置，可以有效地形成应力膜，可以提高半导体装置的电气特性。半导体装置具备：形成于半导体基板(1)上的具有被镍完全硅化物化了的完全硅化物栅电极(24A)的n型MIS晶体管(100A)、具有被镍完全硅化物化了的完全硅化物栅电极(24B)的p型MIS晶体管(100B)。在半导体基板(1)上，以至少将完全硅化物栅电极(24B)覆盖的方式形成有作为使该半导体基板(1)的完全硅化物栅电极(24A)的下侧部分的沟道区域产生应力应变的应力膜的第二基底绝缘膜(17)。

公开(公告)号：CN1269216C

公开(公告)日：2006-08-09

申请号：CN01821733.8

申请日：2001-12-28

Applicant: 松下电器产业株式会社

Inventor： 小川久 ,  森义弘 ,  皷谷昭彦

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10894 ,  H01L27/10885 ,  H01L28/55 ,  H01L28/60 ,  Y10S257/905 ,  Y10S257/908

Abstract: 本发明提供一种半导体存储器件及其制造方法，它可避免因上部电极露出所导致的电容绝缘膜的特性降低。本发明在半导体存储器件的动态随机存取存储体(DRAM)存储单元中，第一层间绝缘膜上，设置有连接至位元线插塞的位元线，以及局部布线。而遍及于金属掩膜、上部势垒金属、铂(Pt)膜(铂膜)以及钛酸锶钡(BST)膜的侧面，设置有包含氧化铝钛膜(TiAlN)的导体侧壁。构成上部电极的铂(Pt)膜上未设置接点，而透过导体侧壁、虚设下部电极、虚设单元插塞以及局部布线，使上部电极连接至上层布线(铜布线)。由于铂(Pt)膜未曝露在还原性气体中，故可防止电容绝缘膜的特性降低。

公开(公告)号：CN1956194A

公开(公告)日：2007-05-02

申请号：CN200610105563.2

申请日：2006-07-18

Applicant: 松下电器产业株式会社

Inventor： 工藤千秋 ,  小川久

IPC: H01L27/02 ,  H01L27/085 ,  H01L27/12 ,  H01L23/522 ,  H01L21/82 ,  H01L21/8232 ,  H01L21/84 ,  H01L21/768

CPC classification number: H01L21/823835 ,  H01L21/823842 ,  H01L21/823871 ,  H01L27/0629 ,  H01L28/20

Abstract: 本发明公开了半导体装置及其制造方法。目的在于：能够防止具有不同金属组成比的FUSI化结构体，特别是形成为一体的栅极电极中的金属扩散。半导体装置，包括具有第一栅极电极104a的N型FET、和具有第二栅极电极104b的N型FET。第一栅极电极104a及第二栅极电极104b，通过连接部形成为一体且由金属进行全硅化物化，使彼此的金属组成比不同。在至少一部分连接部上，形成有防止构成第一栅极电极104a及第二栅极电极104b的金属扩散的扩散防止膜105。

公开(公告)号：CN1263143C

公开(公告)日：2006-07-05

申请号：CN03800148.9

申请日：2003-02-14

Applicant: 松下电器产业株式会社

Inventor： 小川久 ,  中冈弘明 ,  柁谷敦宏 ,  桥本伸 ,  江头恭子

IPC: H01L27/108 ,  H01L21/8242 ,  H01L27/10

CPC classification number: H01L27/10852 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/10894 ,  H01L27/10897

Abstract: 本发明提供一种以简易工序可实现希望电容的DRAM的半导体器件及其制造方法。在存储器区域设有存储单元晶体管和平板型电容器，在逻辑电路区域设有CMOS的各晶体管。平板型电容器的电容绝缘膜(15)及板形电极(16b)遍及和浅沟渠分离(12a)共有的沟渠设置，用电容绝缘膜(15)及板形电极(16b)填于沟渠上部。为储存节点的n型扩散层(19)的端部沿着沟渠上部的侧面形成到和浅沟渠分离(12a)重叠的区域。不增加衬底面积而使起作用作为电容器的部分的面积增大。

公开(公告)号：CN101308847A

公开(公告)日：2008-11-19

申请号：CN200810003870.9

申请日：2008-01-24

Applicant: 松下电器产业株式会社

Inventor： 佐藤好弘 ,  小川久

IPC: H01L27/088 ,  H01L27/092 ,  H01L21/8234 ,  H01L21/8238

CPC classification number: H01L21/823857 ,  H01L21/823828 ,  H01L21/823835 ,  H01L21/823842 ,  H01L27/092

Abstract: 本发明公开了一种半导体装置及其制造方法。N型MIS晶体管NTr包括形成在半导体衬底100的第一活性区域100a上的第一栅极绝缘膜105a与形成在第一栅极绝缘膜上的第一栅电极108a；P型MIS晶体管PTr包括形成在半导体衬底的第二活性区域100b上且由与第一栅极绝缘膜不同的绝缘材料形成的第二栅极绝缘膜103b以及形成在第二栅极绝缘膜上的第二栅电极108b。第一栅电极和第二栅电极的上部区域在元件隔离区域上相互电连接，下部区域夹着由与第一栅极绝缘膜相同的绝缘材料形成的侧壁绝缘膜105xy而彼此分开。于是，在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的栅极绝缘膜。

公开(公告)号：CN1983595A

公开(公告)日：2007-06-20

申请号：CN200610141645.2

申请日：2006-10-09

Applicant: 松下电器产业株式会社

Inventor： 相田和彦 ,  平濑顺司 ,  小川久 ,  工藤千秋

IPC: H01L27/04 ,  H01L29/78 ,  H01L21/822 ,  H01L21/336

CPC classification number: H01L21/82345 ,  H01L21/823437 ,  H01L21/823443 ,  H01L27/0207 ,  H01L29/665

Abstract: 本发明提供一种抑制栅电极和虚拟栅电极之间产生短路的半导体装置及其制造方法。进行下述工序：在半导体基板(1)上夹持栅极绝缘膜(3a)而形成栅电极(4a)、夹持虚拟栅极绝缘膜(3b)而形成虚拟栅电极(4b)、夹持元件分离用绝缘膜而形成虚拟栅电极(4c)的工序；在栅电极(4a)露出且虚拟栅电极(4b)、(4c)没有露出的状态下在半导体基板(1)上形成金属膜的工序；和对半导体基板(1)实施热处理且对栅电极(4a)的至少上部进行硅化物化的工序。由于栅电极(4a)被硅化物化，但虚拟栅电极(4b)、(4c)没有被硅化物化，因此抑制产生栅电极(4a)和邻接的虚拟栅电极(4b)之间的短路。

公开(公告)号：CN1812106A

公开(公告)日：2006-08-02

申请号：CN200510125307.5

申请日：2005-11-15

Applicant: 松下电器产业株式会社

Inventor： 小川久

IPC: H01L27/105 ,  H01L21/8239

CPC classification number: H01L27/0207 ,  G11C7/14 ,  H01L27/10852 ,  H01L27/10894 ,  H01L27/10897

Abstract: 本发明公开了一种半导体存储装置及其制造方法。由成为字线的栅电极(20)和由下部电极(12A)、电容绝缘膜(13)及上部电极(14)构成的电容器构成存储器单元；由成为虚拟字线的虚拟栅电极(21)和由虚拟下部电极(12B)、电容绝缘膜(13)及上部电极(14)构成的电容器构成虚拟单元。将虚拟下部电极(12B)的短边尺寸设计得比下部电极(12A)的短边尺寸小。因此，能在不追加工序或仅追加少个工序的情况下，形成具有可靠性很高的存储器单元的半导体存储装置。

公开(公告)号：CN1484860A

公开(公告)日：2004-03-24

申请号：CN01821733.8

申请日：2001-12-28

Applicant: 松下电器产业株式会社

Inventor： 小川久 ,  森义弘 ,  皷谷昭彦

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10894 ,  H01L27/10885 ,  H01L28/55 ,  H01L28/60 ,  Y10S257/905 ,  Y10S257/908

Abstract: 本发明提供一种半导体存储器件及其制造方法，它可避免因上部电极露出所导致的电容绝缘膜的特性降低。本发明在半导体存储器件的动态随机存取存储体(DRAM)存储单元中，第一层间绝缘膜上，设置有连接至位元线插塞的位元线，以及局部布线。而遍及于金属掩膜、上部势垒金属、铂(Pt)膜(铂膜)以及钛酸锶钡(BST)膜的侧面，设置有包含氧化铝钛膜(TiAlN)的导体侧壁。构成上部电极的铂(Pt)膜上未设置接点，而透过导体侧壁、虚设下部电极、虚设单元插塞以及局部布线，使上部电极连接至上层布线(铜布线)。由于铂(Pt)膜未曝露在还原性气体中，故可防止电容绝缘膜的特性降低。

公开(公告)号：CN101308847B

公开(公告)日：2012-04-18

申请号：CN200810003870.9

申请日：2008-01-24

Applicant: 松下电器产业株式会社

Inventor： 佐藤好弘 ,  小川久

IPC: H01L27/088 ,  H01L27/092 ,  H01L21/8234 ,  H01L21/8238

CPC classification number: H01L21/823857 ,  H01L21/823828 ,  H01L21/823835 ,  H01L21/823842 ,  H01L27/092

Abstract: 本发明公开了一种半导体装置及其制造方法。N型MIS晶体管NTr包括形成在半导体衬底（100）的第一活性区域（100a）上的第一栅极绝缘膜（105a）与形成在第一栅极绝缘膜上的第一栅电极（108a）；P型MIS晶体管PTr包括形成在半导体衬底的第二活性区域（100b）上且由与第一栅极绝缘膜不同的绝缘材料形成的第二栅极绝缘膜（103b）以及形成在第二栅极绝缘膜上的第二栅电极（108b）。第一栅电极和第二栅电极的上部区域在元件隔离区域上相互电连接，下部区域夹着由与第一栅极绝缘膜相同的绝缘材料形成的侧壁绝缘膜（105xy）而彼此分开。于是，在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的栅极绝缘膜。

公开(公告)号：CN101150131A

公开(公告)日：2008-03-26

申请号：CN200710148754.1

申请日：2007-09-11

Applicant: 松下电器产业株式会社

Inventor： 工藤千秋 ,  小川久

IPC: H01L27/04 ,  H01L29/423 ,  H01L21/822 ,  H01L21/28

CPC classification number: H01L29/42376 ,  H01L21/28123 ,  H01L21/823456 ,  H01L21/82385 ,  H01L27/0207 ,  H01L29/4238

Abstract: 本发明公开了一种半导体装置及其制造方法。半导体装置，包括：形成在半导体衬底(101)中的元件隔离区域(102)，由元件隔离区域(102)包围的活性区域(103a)、(103b)，以及形成在元件隔离区域(102)及活性区域(103a)、(103b)上，并在元件隔离区域(102)上具有与活性区域(103a)、(103b)上相比栅极长度方向上的图案宽度较大的第一区域的第一栅电极(105)。第一栅电极(105)中的第一区域，具有膜厚与活性区域(103a)、(103b)上的膜厚不同的部分。因此，能够提供包括能够抑制边角圆化现象的栅电极结构的半导体装置。