公开(公告)号：CN1649155A

公开(公告)日：2005-08-03

申请号：CN200510005856.9

申请日：2005-01-27

Applicant: 松下电器产业株式会社

Inventor： 玉置德彦 ,  藤本裕雅 ,  安井孝俊 ,  平井健裕

IPC: H01L27/092 ,  H01L21/8238 ,  H01L21/265

CPC classification number: H01L21/823842

Abstract: 一种CMOS器件，其中，NMIS栅注入层，是将P型阱注入层的掩模数据，与从N型阱注入层的掩模数据减去NMIS－SD注入层及PMIS－SD注入层的掩模数据后得到的掩模数据相加的方法生成。在CMOS器件的制造工艺中，通过使用该NMIS栅注入层进行离子注入，从而减少栅多晶硅膜中的PN结部及非掺杂区的总数。减少栅多晶硅膜中的PN结部及非掺杂区的数量，从而减少出现硅化物膜的断线时的电连接不良。

公开(公告)号：CN100514652C

公开(公告)日：2009-07-15

申请号：CN200510078845.3

申请日：2005-06-23

Applicant: 松下电器产业株式会社

Inventor： 玉置德彦

IPC: H01L27/092

CPC classification number: H01L21/823871 ,  H01L27/11 ,  Y10S438/927

Abstract: 为了在具有双栅极构造的MIS型晶体管中，防止双栅极中的硅化部分的断线引起的延迟劣化，从而防止工作不良，本发明的半导体装置，具有有上部被硅化的栅极(22)的P型MOS晶体管(100)及N型MOS晶体管(200)，栅极(22)中的P型MOS晶体管(100)部分包含掺入P型杂质的多晶硅，其N型MOS晶体管(200)部分包含掺入N型杂质的多晶硅。P型MOS晶体管(100)及N型MOS晶体管(200)的相互的漏极通过包含被硅化的多晶硅的共有布线(23)连接。共有布线(23)的线宽设定为比栅极(22)的线宽要宽。

公开(公告)号：CN100364095C

公开(公告)日：2008-01-23

申请号：CN200510005856.9

申请日：2005-01-27

Applicant: 松下电器产业株式会社

Inventor： 玉置德彦 ,  藤本裕雅 ,  安井孝俊 ,  平井健裕

IPC: H01L27/092 ,  H01L21/8238 ,  H01L21/265

CPC classification number: H01L21/823842

Abstract: 一种CMOS器件，其中，NMIS栅注入层，是将P型阱注入层的掩模数据，与从N型阱注入层的掩模数据减去NMIS-SD注入层及PMIS-SD注入层的掩模数据后得到的掩模数据相加的方法生成。在CMOS器件的制造工艺中，通过使用该NMIS栅注入层进行离子注入，从而减少栅多晶硅膜中的PN结部及非掺杂区的总数。减少栅多晶硅膜中的PN结部及非掺杂区的数量，从而减少出现硅化物膜的断线时的电连接不良。

公开(公告)号：CN1983634A

公开(公告)日：2007-06-20

申请号：CN200610132088.8

申请日：2006-10-24

Applicant: 松下电器产业株式会社

Inventor： 粉谷直树 ,  濑部绍夫 ,  冈崎玄 ,  玉置德彦

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/336 ,  H01L21/8234

CPC classification number: H01L21/823456 ,  H01L21/823412

Abstract: 本发明公开了半导体装置及其制造方法。目的在于：提供可在不随特性变动的情况下，改善负偏置温度不稳定性(NBTI)的劣化的半导体装置。形成在n型半导体区域(101)的第一区域(阳极金属氧化物半导体)中的第一金属绝缘体半导体(MIS)型晶体管，包括第一栅极绝缘膜(103)、第一栅极电极(104)、第一延伸扩散层(106)和第一氟扩散层(108)。第一氟扩散层(108)形成在由第一延伸扩散层(106)夹着的沟道区域中，形成为从第一延伸扩散层(106)一侧延伸，在第一栅极电极(104)的正下方的区域重叠在一起。

公开(公告)号：CN1713382A

公开(公告)日：2005-12-28

申请号：CN200510078845.3

申请日：2005-06-23

Applicant: 松下电器产业株式会社

Inventor： 玉置德彦

IPC: H01L27/092

CPC classification number: H01L21/823871 ,  H01L27/11 ,  Y10S438/927

Abstract: 为了在具有双栅极构造的MIS型晶体管中，防止双栅极中的硅化部分的断线引起的延迟劣化，从而防止工作不良，本发明的半导体装置，具有有上部被硅化的栅极(22)的P型MOS晶体管(100)及N型MOS晶体管(200)，栅极(22)中的P型MOS晶体管(100)部分包含掺入P型杂质的多晶硅，其N型MOS晶体管(200)部分包含掺入N型杂质的多晶硅。P型MOS晶体管(100)及N型MOS晶体管(200)的相互的漏极通过包含被硅化的多晶硅的共有布线(23)连接。共有布线(23)的线宽设定为比栅极(22)的线宽要宽。

公开(公告)号：CN1834782A

公开(公告)日：2006-09-20

申请号：CN200610009412.7

申请日：2006-02-21

Applicant: 松下电器产业株式会社

Inventor： 玉置德彦

IPC: G03F1/08 ,  G03F7/00 ,  H01L21/027

CPC classification number: G03F1/36

Abstract: 本发明公开了一种掩模数据生成方法。对N型栅极部分算出由于光刻工序带来的抗蚀图案尺寸和由于干蚀刻工序带来的加工尺寸之间的第一加工差。接着，对P型栅极部分算出由于光刻工序带来的抗蚀图案尺寸和由于干蚀刻工序带来的加工尺寸之间的第二加工差。接着，算出第一加工差和第二加工差的差值(ΔLp)，并利用已算出的差值对已从设计数据抽出的P型栅极部分进行校正。接着，通过对已利用该差值校正了的设计数据施加光强度仿真来生成掩模数据。因此，在含有双栅极结构的半导体集成电路器件的掩模数据中，能够在导电型不同的栅极部分将对由于干蚀刻产生的尺寸差进行的校正组合到光强度仿真中。