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公开(公告)号：CN101030598A
公开(公告)日：2007-09-05
申请号：CN200610135633.9
申请日：2006-10-18
Applicant: 松下电器产业株式会社
IPC: H01L29/51 , H01L29/78 , H01L21/28 , H01L21/336
CPC classification number: H01L29/4983 , H01L29/517 , H01L29/66545 , H01L29/6656 , H01L29/6659
Abstract: 一种半导体装置，在使用高介电常数栅极绝缘膜的MISFET中，不会恶化高介电常数栅极绝缘膜，提高MISFET的特性。在基板(1)的活性区域上通过高介电常数栅极绝缘膜(4A)形成栅电极(5)。在栅电极(5)的侧面上形成具有高介电常数的绝缘性侧壁(7)。
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公开(公告)号：CN1956223A
公开(公告)日：2007-05-02
申请号：CN200610153413.9
申请日：2006-09-14
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L27/092 , H01L21/336 , H01L21/8238
CPC classification number: H01L29/7843 , H01L21/823807 , H01L21/823814 , H01L29/665 , H01L29/66545 , H01L29/6659 , H01L29/7833
Abstract: 本发明公开了一种半导体装置及其制造方法。本发明的目的在于：通过在防止接触不良的同时，利用应力膜向沟道形成区域有效地施加应力，来谋求提高MISFET的驱动力。在形成在半导体衬底(1)上的MISFET的栅极电极部(20n)及(20p)的侧面上形成有绝缘性侧壁(9)。栅极电极部(20n)及(20p)的高度低于设置在各自的侧面上的侧壁(9)的上端。在MISFET上形成有覆盖栅极电极部(20n)及(20p)的、让应力产生在沟道形成区域的应力膜(13)。应力膜(13)中的形成在栅极电极部(20n)及(20p)上的部分的厚度厚于其它部分的厚度。
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公开(公告)号：CN1945852A
公开(公告)日：2007-04-11
申请号：CN200610141457.X
申请日：2006-09-29
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L29/49 , H01L27/04 , H01L21/28 , H01L21/336 , H01L21/822
CPC classification number: H01L21/28097 , H01L21/28123 , H01L29/4975 , H01L29/66545
Abstract: 能够降低被完全转化为硅化物的栅极的电容。半导体装置具备：元件分离区域(12)，其形成于半导体基板(11)；活性区域(11a)，其被该元件分离区域(12)包围且由半导体基板(11)构成；绝缘膜(13)，其形成在该活性区域(11a)上；及栅极(15)，其横跨在活性区域(11a)及邻接的元件分离区域(12)上而形成。栅极(15)具有：第一部分，其经由栅绝缘膜(13)设置在活性区域(11a)上；及第二部分，其设置在元件分离区域(12)上，且由硅区域及形成为覆盖该硅区域的硅化物区域构成。
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公开(公告)号：CN100583451C
公开(公告)日：2010-01-20
申请号：CN200610093872.2
申请日：2006-06-20
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本发明公开了一种半导体装置及其制造方法。目的在于：在使用了高介电常数栅极绝缘膜的MISFET中，在不使高介电常数栅极绝缘膜劣化的情况下，提高MISFET的特性。夹着高介电常数栅极绝缘膜4A在衬底1的活性区域上形成有栅极电极5。在栅极电极5的侧面形成有绝缘性侧壁7。高介电常数栅极绝缘膜4A从栅极电极5的下侧连续形成到侧壁7的下侧。高介电常数栅极绝缘膜4A中的侧壁7的下侧区域的厚度小于高介电常数栅极绝缘膜4A中的栅极电极5的下侧区域的厚度。
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公开(公告)号：CN1983595A
公开(公告)日：2007-06-20
申请号：CN200610141645.2
申请日：2006-10-09
Applicant: 松下电器产业株式会社
IPC: H01L27/04 , H01L29/78 , H01L21/822 , H01L21/336
CPC classification number: H01L21/82345 , H01L21/823437 , H01L21/823443 , H01L27/0207 , H01L29/665
Abstract: 本发明提供一种抑制栅电极和虚拟栅电极之间产生短路的半导体装置及其制造方法。进行下述工序：在半导体基板(1)上夹持栅极绝缘膜(3a)而形成栅电极(4a)、夹持虚拟栅极绝缘膜(3b)而形成虚拟栅电极(4b)、夹持元件分离用绝缘膜而形成虚拟栅电极(4c)的工序；在栅电极(4a)露出且虚拟栅电极(4b)、(4c)没有露出的状态下在半导体基板(1)上形成金属膜的工序；和对半导体基板(1)实施热处理且对栅电极(4a)的至少上部进行硅化物化的工序。由于栅电极(4a)被硅化物化，但虚拟栅电极(4b)、(4c)没有被硅化物化，因此抑制产生栅电极(4a)和邻接的虚拟栅电极(4b)之间的短路。
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公开(公告)号：CN1941376A
公开(公告)日：2007-04-04
申请号：CN200610093784.2
申请日：2006-06-19
Applicant: 松下电器产业株式会社
IPC: H01L27/092 , H01L21/8238
CPC classification number: H01L21/823835 , H01L21/28052 , H01L21/823871
Abstract: 本发明公开了一种半导体装置及其制造方法。目的在于：在具有被全硅化物化的双栅极结构的半导体装置中，通过提高栅极电极的稳定性来提高半导体装置的可靠性。在形成成为N型MIS晶体管形成区域的栅极电极的NiSi膜(110A)的同时，形成成为P型MIS晶体管形成区域的栅极电极的Ni3Si膜(110B)。将未反应的N型多结晶硅膜(103A)作为防止NiSi膜(110A)和Ni3Si膜(110B)之间的相互扩散的导电性扩散防止区域残留在元件隔离区域(101)上即硅化物化防止膜(106)下。
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公开(公告)号：CN1921070A
公开(公告)日：2007-02-28
申请号：CN200610121312.3
申请日：2006-08-22
Applicant: 松下电器产业株式会社
IPC: H01L21/28 , H01L21/336 , H01L29/78 , H01L29/49
CPC classification number: H01L21/82345 , H01L21/28097 , H01L21/3212 , H01L21/823443 , H01L21/823835 , H01L21/823842 , H01L29/66545
Abstract: 本发明的目的在于，提供一种包含具有均一硅化物相的FUSI栅电极的半导体装置及其制造方法。在包含硅栅极(202)的基板整个面上堆积Ni膜(205)之后，通过CMP处理等除去硅栅极(202)的一部分，在硅栅极(202)的正上方剩余上表面平坦、膜厚均匀的Ni层(206)。接着，通过使其进行硅化物反应，能够形成具有均一硅化物相的栅电极(207)。
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公开(公告)号：CN1909243A
公开(公告)日：2007-02-07
申请号：CN200610093872.2
申请日：2006-06-20
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本发明公开了一种半导体装置及其制造方法。目的在于：在使用了高介电常数栅极绝缘膜的MISFET中，在不使高介电常数栅极绝缘膜劣化的情况下，提高MISFET的特性。夹着高介电常数栅极绝缘膜4A在衬底1的活性区域上形成有栅极电极5。在栅极电极5的侧面形成有绝缘性侧壁7。高介电常数栅极绝缘膜4A从栅极电极5的下侧连续形成到侧壁7的下侧。高介电常数栅极绝缘膜4A中的侧壁7的下侧区域的厚度小于高介电常数栅极绝缘膜4A中的栅极电极5的下侧区域的厚度。
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