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公开(公告)号:CN108695260A
公开(公告)日:2018-10-23
申请号:CN201810193446.9
申请日:2018-03-09
Applicant: 株式会社东芝
CPC classification number: H01L23/562 , H01L21/6836 , H01L21/78 , H01L23/3107 , H01L2221/68327 , H01L2221/6834 , H01L21/56 , H01L23/28 , H01L23/291 , H01L23/298 , H01L23/3171 , H01L23/3185 , H01L23/3192
Abstract: 本发明提供一种半导体装置及半导体装置的制造方法,半导体装置包含基体、器件层和包含第1膜的膜。上述基体包含第1半导体元件,且具有第1面、第2面和位于上述第1面与上述第2面之间的侧面。上述器件层包含与上述第1半导体元件电连接的第2半导体元件,且被设置于上述基体的第1面上。上述包含第1膜的膜包含第1区域、第2区域及第3区域。在第1方向,上述基体位于上述第1区域与器件层之间。在与上述第1方向交叉的第2方向,上述基体位于上述第2区域与上述第3区域之间。上述第1膜将上述第2面、及上述侧面的凹凸埋入。
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公开(公告)号:CN109427761B
公开(公告)日:2022-10-21
申请号:CN201810641693.0
申请日:2018-06-21
Applicant: 株式会社东芝
Abstract: 半导体装置包括基底、第1半导体芯片以及第2半导体芯片。基底具有布线。第1半导体芯片具有第1半导体元件部。第2半导体芯片具有第2半导体元件部,经由上述布线的至少1个与上述第1半导体芯片电连接。第2半导体芯片包括:包括上述第2半导体元件部的第1区域;与上述第1区域连续的第1部分;以及与上述第1区域连续,在与从上述基底朝向上述第1区域的第1方向交叉的第2方向上与上述第1部分远离的第2部分。上述第1半导体芯片的至少一部分、上述第1部分以及上述第2部分分别位于上述基底与上述第1区域之间。
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公开(公告)号:CN109427761A
公开(公告)日:2019-03-05
申请号:CN201810641693.0
申请日:2018-06-21
Applicant: 株式会社东芝
Abstract: 半导体装置包括基底、第1半导体芯片以及第2半导体芯片。基底具有布线。第1半导体芯片具有第1半导体元件部。第2半导体芯片具有第2半导体元件部,经由上述布线的至少1个与上述第1半导体芯片电连接。第2半导体芯片包括:包括上述第2半导体元件部的第1区域;与上述第1区域连续的第1部分;以及与上述第1区域连续,在与从上述基底朝向上述第1区域的第1方向交叉的第2方向上与上述第1部分远离的第2部分。上述第1半导体芯片的至少一部分、上述第1部分以及上述第2部分分别位于上述基底与上述第1区域之间。
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公开(公告)号:CN108695260B
公开(公告)日:2021-09-28
申请号:CN201810193446.9
申请日:2018-03-09
Applicant: 株式会社东芝
Abstract: 本发明提供一种半导体装置及半导体装置的制造方法,半导体装置包含基体、器件层和包含第1膜的膜。上述基体包含第1半导体元件,且具有第1面、第2面和位于上述第1面与上述第2面之间的侧面。上述器件层包含与上述第1半导体元件电连接的第2半导体元件,且被设置于上述基体的第1面上。上述包含第1膜的膜包含第1区域、第2区域及第3区域。在第1方向,上述基体位于上述第1区域与器件层之间。在与上述第1方向交叉的第2方向,上述基体位于上述第2区域与上述第3区域之间。上述第1膜将上述第2面、及上述侧面的凹凸埋入。
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