公开(公告)号：CN1581475B

公开(公告)日：2010-05-26

申请号：CN200410048579.5

申请日：2004-06-14

Applicant: 株式会社瑞萨科技 ,  松下电器产业株式会社

Inventor： 富田和朗 ,  桥本圭司 ,  西冈康隆 ,  松本晋 ,  关口满 ,  岩崎晃久

IPC: H01L23/52 ,  H01L21/768 ,  H01L21/00

CPC classification number: H01L23/522 ,  H01L23/5226 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的课题是在低介电常数膜内形成孤立通路时抑制抗蚀剂中毒的发生。在形成于衬底1上的p-SiOC膜12内形成第1布线15和第1虚设布线15a。接着，形成p-SiOC膜22，在p-SiOC膜22上形成覆盖膜23。在覆盖膜23和p-SiOC膜22内形成由与第1布线15连接的通路28和第2布线29构成的双镶嵌布线，同时在孤立的通路28的周边形成虚设通路28a。

公开(公告)号：CN1298045C

公开(公告)日：2007-01-31

申请号：CN200410002980.5

申请日：2004-01-21

Applicant: 株式会社瑞萨科技 ,  松下电器产业株式会社

Inventor： 西冈康隆 ,  坂井淳二郎 ,  友久伸吾 ,  松本晋 ,  岩本文男 ,  山中通成

IPC: H01L21/768

CPC classification number: H01L21/76808 ,  Y10T29/49117 ,  Y10T29/49126 ,  Y10T29/4913 ,  Y10T29/49144 ,  Y10T29/49155 ,  Y10T29/49165

Abstract: 提供一种具有埋入的多层配线结构的半导体器件的制造方法，抑制抗蚀剂图形的析像不良的发生，降低因析像不良引起的不良配线的发生。在形成达到蚀刻阻挡膜(4)的通孔(7)之后，在保持通孔(7)的开口状态不变的状态下，进行300～400℃的退火处理。退火方法可以采用热板方法，也可以采用热处理炉方法，为了对抑制制造完毕的下层配线(20)的影响，利用热板进行5分钟至10分钟的短时间加热。借此，将滞留在上部保护膜(6)与低介电常数层间绝缘膜(5)的界面上的副产物以及滞留在蚀刻阻挡膜(4)与低介电常数层间绝缘膜(5)的界面上的副产物放出，可以减少副产物的残留量。

公开(公告)号：CN1698194A

公开(公告)日：2005-11-16

申请号：CN200480000304.2

申请日：2004-04-07

Applicant: 松下电器产业株式会社 ,  株式会社瑞萨科技

Inventor： 松本晋 ,  关口满 ,  西冈康隆 ,  富田和朗 ,  岩崎晃久 ,  桥本圭司

IPC: H01L21/768 ,  H01L21/316 ,  H01L21/027

CPC classification number: H01L21/76801 ,  H01L21/0274 ,  H01L21/3144 ,  H01L21/76802 ,  H01L21/76808 ,  H01L21/76829 ,  H01L21/76835

Abstract: 本发明是抑制配线间绝缘膜的泄漏电流的增大以及膜质的经时变化，并防止光敏抗蚀剂的中毒。在设有沟道孔(108)的低介电常数膜(105)下侧夹有第一不含氮绝缘膜(104)而设置第一含氮绝缘膜(103)。此外，在低介电常数膜(105)上侧夹有第二不含氮绝缘膜(106)而设置第二含氮绝缘膜(107)。

公开(公告)号：CN1581475A

公开(公告)日：2005-02-16

申请号：CN200410048579.5

申请日：2004-06-14

Applicant: 株式会社瑞萨科技 ,  松下电器产业株式会社

Inventor： 富田和朗 ,  桥本圭司 ,  西冈康隆 ,  松本晋 ,  关口满 ,  岩崎晃久

IPC: H01L23/52 ,  H01L21/768 ,  H01L21/00

CPC classification number: H01L23/522 ,  H01L23/5226 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的课题是在低介电常数膜内形成孤立通路时抑制抗蚀剂中毒的发生。在形成于衬底1上的p－SiOC膜12内形成第1布线15和第1虚设布线15a。接着，形成p－SiOC膜22，在p－SiOC膜22上形成覆盖膜23。在覆盖膜23和p－SiOC膜22内形成由与第1布线15连接的通路28和第2布线29构成的双镶嵌布线，同时在孤立的通路28的周边形成虚设通路28a。

公开(公告)号：CN101661900A

公开(公告)日：2010-03-03

申请号：CN200910158694.0

申请日：2009-07-09

Applicant: 株式会社瑞萨科技

Inventor： 福井胜一 ,  森本升 ,  西冈康隆 ,  泉谷淳子 ,  石井敦司

IPC: H01L21/768 ,  H01L23/532

CPC classification number: H01L23/5329 ,  H01L21/76801 ,  H01L21/76819 ,  H01L21/76828 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76837 ,  H01L21/76849 ,  H01L21/76867 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件及其制造方法。为了提供一种可以提高半导体器件可靠性的半导体器件制造方法，通过热CVD方法等形成用于覆盖半导体衬底中形成的半导体元件的、具有良好嵌入性质的第一绝缘膜。通过等离子体CVD方法形成具有优良抗潮性的第二绝缘膜以覆盖第一绝缘膜。形成塞以穿透第一绝缘膜和第二绝缘膜。包括介电常数相对低的低k膜的第三绝缘膜形成于第二绝缘膜之上。布线通过大马士革技术形成于第三绝缘膜中以电耦合到塞。

公开(公告)号：CN1523658A

公开(公告)日：2004-08-25

申请号：CN200410002980.5

申请日：2004-01-21

Applicant: 株式会社瑞萨科技 ,  松下电器产业株式会社

Inventor： 西冈康隆 ,  坂井淳二郎 ,  友久伸吾 ,  松本晋 ,  岩本文男 ,  山中通成

IPC: H01L21/768

CPC classification number: H01L21/76808 ,  Y10T29/49117 ,  Y10T29/49126 ,  Y10T29/4913 ,  Y10T29/49144 ,  Y10T29/49155 ,  Y10T29/49165

Abstract: 提供一种抑制抗蚀剂图形的析像不良的发生，降低因析像不良引起的不良配线的发生的具有埋入多层配线结构的半导体装置。在形成达到蚀刻阻挡膜(4)的通孔(7)之后，在保持通孔(7)的开口状态不变的状态下，进行300～400℃的退火处理。退火方法可以采用热板方法，也可以采用热处理炉方法，为了对抑制制造完毕的下层配线(20)的影响，利用热板进行5分钟至10分钟的短时间加热。借此，将滞留在上部保护膜(6)与低介电常数层间绝缘膜(5)的界面上的副产物以及滞留在蚀刻阻挡膜(4)与低介电常数层间绝缘膜(5)的界面上的副产物放出，可以减少副产物的残留量。