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公开(公告)号：CN113764401B
公开(公告)日：2024-11-26
申请号：CN202010489554.8
申请日：2020-06-02
Applicant: 湖南静芯微电子技术有限公司
IPC: H01L27/02 , H01L29/06 , H01L21/332 , H01L29/74 , H01L29/747
Abstract: 本发明公开了一种非对称带栅双向可控硅静电防护器件及其制作方法，包括P型衬底；P型衬底中设有N型埋层；第二N型深阱上有第一N阱，第三N型深阱上有第二N阱；第一N阱和第二N型深阱不等宽，第二N阱和第三N型深阱不等宽；第一P阱上有第一P+注入；第二P阱上有第二P+注入、第一N+注入和第一栅极；第三P阱上有第二栅极、第三栅极和第三P+注入、第二N+注入；第四P阱上有第四栅极和第四P+注入；第一栅极在第二P阱右侧，第二栅极和第三栅极分别在第三P阱左侧和右侧，第四栅极在第四P阱左侧；第一P阱、第二P阱与第四P阱中六个电极均连接在一起作为器件的阴极，第三P阱中四个电极均连接在一起作为器件的阳极。
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公开(公告)号：CN113764403B
公开(公告)日：2024-10-18
申请号：CN202010489589.1
申请日：2020-06-02
Applicant: 湖南静芯微电子技术有限公司
IPC: H01L27/02 , H01L29/06 , H01L29/74 , H01L29/749 , H01L21/332 , H01L21/8249
Abstract: 本发明公开了一种阻容耦合快速开启的可控硅静电防护器件，包括P型衬底；P型衬底中设有N型埋层；N型埋层上方为第一N型深阱、第二N型深阱和P型衬底外延层P‑EPI；第二N型深阱上有N阱；P型衬底外延层P‑EPI上有第二P阱；第二P阱内设有第二P+注入区和内嵌N型MOS管，第N阱内设有横跨第二P阱与N阱的第二N+注入区、第三P+注入区与第三N+注入区；第一N型深阱、第二N型深阱、N阱与N型埋层构成N型隔离带；第一P+注入区、第二P+注入区、第四P+注入区和第一N+注入区连接在一起并作为器件的阴极，第三P+注入区与第三N+注入区Ⅱ连接在一起并作为器件的阳极。
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公开(公告)号：CN108321157B
公开(公告)日：2024-07-02
申请号：CN201810277629.9
申请日：2018-03-30
Applicant: 湖南静芯微电子技术有限公司
IPC: H01L27/02
Abstract: 本发明公开了一种低电容低钳位电压的SCR瞬态电压抑制器，包括第一导电类型衬底，第一导电类型衬底上设有第二导电类型外延，第二导电类型外延上设有第一导电类型埋层，第二导电类型外延上设有第一导电类型高阻外延，第一导电类型高阻外延上设有沟槽，沟槽将第一导电类型高阻外延和第二导电类型外延构成的整体结构从左至右分成第一区域、第二区域、第三区域，第一区域和第三区域上设有第二导电类型注入区Ⅰ，第二区域上设有第一导电类型注入区和第二导电类型注入区Ⅱ。本发明采用纵向SCR和横向二极管结合的结构，同时兼顾了低电容、低残压、低触发电压、面积小以及ESD和浪涌防护能力强的特点，能够很好的满足IC芯片对保护器件的需求。
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公开(公告)号：CN107452735B
公开(公告)日：2024-05-07
申请号：CN201710799069.9
申请日：2017-09-07
Applicant: 湖南静芯微电子技术有限公司
IPC: H01L27/02
Abstract: 本发明公开了一种嵌入无沟道型LDPMOS的双向可控硅静电防护器件，包括：P型衬底；形成于P型衬底上的第一N型深阱和第二N型深阱；设置于P型衬底上的P阱；位于第一N型深阱、第二N型深阱和P阱的八个掺杂区：第一N+注入区、第一P+注入区、第一Poly注入层、第二P+注入区，第三P+注入区、第二Poly注入层、第四P+注入区、第二N+注入区，第二P+注入区横跨第一N型深阱和P阱，第一Poly注入层跨接在第一P+注入区上但是没有跨接在第二P+注入区上；第三P+注入区横跨第二N型深阱和P阱，第二Poly注入层跨接在第四P+注入区上但是没有跨接在第三P+注入区上。本发明通过嵌入无沟道型LDPMOS可在降低器件触发电压的同时增强器件泄放静电的能力，且具有双向泄放静电的能力。
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公开(公告)号：CN109950240B
公开(公告)日：2023-12-05
申请号：CN201910246362.1
申请日：2019-03-29
Applicant: 湖南静芯微电子技术有限公司
IPC: H01L27/02
Abstract: 本发明公开了一种低触发可调控维持电压双向静电释放器件，包括P型衬底；P型衬底上设有第一、第二N阱；第一N阱中设有第一N+注入区、第一P+注入区，第二N阱中设有第四P+注入区、第四N+注入区，第二P+注入区横跨第一N阱和P型衬底，第三P+注入区横跨P型衬底和第二N阱；第二P+注入区与第三P+注入区之间设有第二、第三N+注入区；第一多晶硅栅位于第一、第二P+注入区之间；第二多晶硅栅位于第二、第三N+注入区之间；第三多晶硅栅位于第三、第四P+注入区之间。本发明在传统双向SCR中间嵌入NMOS管，通过给GATE不同的栅压调控器件的维持电压，可降低维持电压来箝住ESD脉冲。
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Patent Agency Ranking
公开(公告)号：CN115602677A
公开(公告)日：2023-01-13
申请号：CN202110774825.9
申请日：2021-07-08
Applicant: 湖南静芯微电子技术有限公司(CN)
Abstract: 本发明实施例提供一种低触发高维持电压的双向可控硅静电防护器件及制作方法，包括P型衬底、N型埋层、N型阱；N型埋层左侧设有第一P阱，N型埋层右侧设有第二P阱；第一P阱内设有第一P+注入区、第一N+注入区和第一浮空P+注入区，第一P阱和第二P阱之间设有N型阱，N型阱中间位置设有中间N+注入区，同时，第一P型浅阱PB和第二P型浅阱PB分别设置横跨在第一P阱、N型阱和第二P阱中间位置；N型埋层的上方的左侧和右侧分别设有第一高压N阱和第二高压N阱；第一P+注入区、第一N+注入区连接在一起并作为器件的阳极，第二P+注入区、第二N+注入区连接在一起并作为器件的阴极，如此，该器件能够有效地保护芯片的核心电路，远离闩锁的风险。
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公开(公告)号：CN115602675A
公开(公告)日：2023-01-13
申请号：CN202110774823.X
申请日：2021-07-08
Applicant: 湖南静芯微电子技术有限公司(CN)
IPC: H01L27/02 , H01L21/822
Abstract: 本发明实施例提供一种GGNMOS静电防护器件及其制作方法，包括：P型衬底、N型埋层、第一N型深阱、第二N型深阱与第一P型阱；第一N型深阱、第二N型深阱上还设有第一N+注入区、第四N+注入区；第一P型阱上设有P型半导体衬底以及第一NMOS的栅区、源区以及漏区，其中，第一NMOS的漏区被加宽；第一N型深阱、第二N型深阱以及第一N+注入区、第四N+注入区与N型埋层构成N型隔离带；P型半导体衬底与第一NMOS的源区连接在一起并作为器件的阴极，第一NMOS的漏区与第一N型深阱、第二N型深阱上的第一N+注入区、第四N+注入区连接在一起并作为器件的阳极；第一NMOS的栅区位于第二N+与第三N+注入区之间；第一NMOS的栅区接第一PMOS和电容C以及反相器的耦合电路。
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公开(公告)号：CN113764402A
公开(公告)日：2021-12-07
申请号：CN202010489564.1
申请日：2020-06-02
Applicant: 湖南静芯微电子技术有限公司
IPC: H01L27/02 , H01L29/06 , H01L29/74 , H01L29/747 , H01L21/332
Abstract: 本发明公开了一种高防护等级单向可控硅静电防护器件，包括P型衬底；衬底中设有第一N型深阱，第二N型深阱；第二N型深阱右侧设有P阱；第一N型深阱内设有第一P+注入区和第一N+注入区；第二N型深阱内设有第二P+注入区和第二N+注入区；第一N型深阱和第二N型深阱中间设有跨接的第四N+注入区；P阱内设有第三P+注入区和第三N+注入区；第一P+注入区、第一N+注入区、第二P+注入区和第二N+注入区连接在一起并作为器件的阳极，第三P+注入区和第三N+注入区连接在一起并作为器件的阴极。
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公开(公告)号：CN113764400A
公开(公告)日：2021-12-07
申请号：CN202010489155.1
申请日：2020-06-02
Applicant: 湖南静芯微电子技术有限公司
Abstract: 本发明公开了一种在隔离层加内嵌N+注入区的单向可控硅静电防护器件，本发明通过在浅N阱中加入与阳极相连的N+注入区，器件反向导通时，与阴极形成寄生二极管，使得反向路径不必经过隔离环，静电倾向于从寄生二极管泄放，从而降低反向导通路径的导通电阻，可有效提高器件的反向失效电流和反向电流泄放能力；本发明的单向可控硅器静电释放器件具有低导通电阻的特点，可在有效提高器件的反向失效电流和反向电流泄放能力的同时实现高防护等级。
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公开(公告)号：CN109950240A
公开(公告)日：2019-06-28
申请号：CN201910246362.1
申请日：2019-03-29
Applicant: 湖南静芯微电子技术有限公司
IPC: H01L27/02
Abstract: 本发明公开了一种低触发可调控维持电压双向静电释放器件，包括P型衬底；P型衬底上设有第一、第二N阱；第一N阱中设有第一N+注入区、第一P+注入区，第二N阱中设有第四P+注入区、第四N+注入区，第二P+注入区横跨第一N阱和P型衬底，第三P+注入区横跨P型衬底和第二N阱；第二P+注入区与第三P+注入区之间设有第二、第三N+注入区；第一多晶硅栅位于第一、第二P+注入区之间；第二多晶硅栅位于第二、第三N+注入区之间；第三多晶硅栅位于第三、第四P+注入区之间。本发明在传统双向SCR中间嵌入NMOS管，通过给GATE不同的栅压调控器件的维持电压，可降低维持电压来箝住ESD脉冲。
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