公开(公告)号：CN112242402A

公开(公告)日：2021-01-19

申请号：CN201911238731.9

申请日：2019-12-06

Applicant: 爱思开海力士有限公司

Inventor： 崔正达 ,  张晶植 ,  金镇国 ,  辛东善 ,  吴世荣 ,  李起洪 ,  李东训 ,  李圣勋 ,  郑圣蓉

IPC: H01L27/11568 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 本技术包括半导体存储器装置。半导体存储器装置包括：各自在垂直方向上延伸并且彼此面对的第一沟道图案和第二沟道图案；形成在第一沟道图案和第二沟道图案之间并在垂直方向上延伸的沟道分隔图案；包括导电图案的层叠物，每个导电图案围绕第一沟道图案、第二沟道图案和沟道分隔图案并且在垂直方向上彼此间隔开地层叠；设置在每个导电图案和第一沟道图案之间的第一存储器图案；以及设置在每个导电图案和第二沟道图案之间的第二存储器图案。

公开(公告)号：CN112242402B

公开(公告)日：2024-04-30

申请号：CN201911238731.9

申请日：2019-12-06

Applicant: 爱思开海力士有限公司

Inventor： 崔正达 ,  张晶植 ,  金镇国 ,  辛东善 ,  吴世荣 ,  李起洪 ,  李东训 ,  李圣勋 ,  郑圣蓉

IPC: H10B43/30 ,  H10B43/40 ,  H10B43/50 ,  H10B43/27

Abstract: 本技术包括半导体存储器装置。半导体存储器装置包括：各自在垂直方向上延伸并且彼此面对的第一沟道图案和第二沟道图案；形成在第一沟道图案和第二沟道图案之间并在垂直方向上延伸的沟道分隔图案；包括导电图案的层叠物，每个导电图案围绕第一沟道图案、第二沟道图案和沟道分隔图案并且在垂直方向上彼此间隔开地层叠；设置在每个导电图案和第一沟道图案之间的第一存储器图案；以及设置在每个导电图案和第二沟道图案之间的第二存储器图案。

公开(公告)号：CN109560083B

公开(公告)日：2023-05-12

申请号：CN201810519978.7

申请日：2018-05-28

Applicant: 爱思开海力士有限公司

Inventor： 朴寅洙 ,  辛东善

IPC: H10B41/41 ,  H10B41/20 ,  H10B43/35 ,  H10B43/20

Abstract: 半导体器件。本文可提供一种半导体器件及其制造方法。该半导体器件可包括存储器串，该存储器串包括经由沟道层彼此串联联接的存储器单元，该存储器串联接在位线与第二源极线之间。该半导体器件可包括通过沟道层电联接到第二源极线的第一源极线。

公开(公告)号：CN114695358A

公开(公告)日：2022-07-01

申请号：CN202111622947.2

申请日：2021-12-28

Applicant: 爱思开海力士有限公司

Inventor： 金承焕 ,  辛东善 ,  郑璲钰 ,  陈一燮 ,  车宣龙

IPC: H01L27/108

Abstract: 本申请公开了存储单元和存储器件。该存储单元包括：衬底；有源层，其与所述衬底的表面间隔开并沿平行于所述衬底的表面的方向延伸；位线，其被耦接到所述有源层的一侧并沿垂直于所述衬底的表面的方向延伸；电容器，其被耦接到所述有源层的另一侧并与所述衬底的表面间隔开；以及字线，其与所述有源层垂直间隔开并沿与所述有源层相交的方向延伸，其中，所述字线包括彼此面对的第一凹口状侧壁和第二凹口状侧壁。

公开(公告)号：CN113889473A

公开(公告)日：2022-01-04

申请号：CN202110359928.9

申请日：2021-04-02

Applicant: 爱思开海力士有限公司

Inventor： 金一道 ,  辛东善 ,  金承焕

IPC: H01L27/108

Abstract: 一种存储器件，包括：衬底；有源层，其与所述衬底的表面间隔开并在第一方向上横向取向，并且包括开放的第一侧、封闭的第二侧以及在所述第一侧与所述第二侧之间的沟道层；和字线，其围绕沟道层且在与第一方向交叉的第二方向上横向取向。

公开(公告)号：CN118317607A

公开(公告)日：2024-07-09

申请号：CN202410426373.9

申请日：2019-12-06

Applicant: 爱思开海力士有限公司

Inventor： 崔正达 ,  张晶植 ,  金镇国 ,  辛东善 ,  吴世荣 ,  李起洪 ,  李东训 ,  李圣勋 ,  郑圣蓉

IPC: H10B41/10 ,  H10B41/27 ,  H10B41/35 ,  H10B43/10 ,  H10B43/27 ,  H10B43/35

Abstract: 本技术包括半导体存储器装置。半导体存储器装置包括：各自在垂直方向上延伸并且彼此面对的第一沟道图案和第二沟道图案；形成在第一沟道图案和第二沟道图案之间并在垂直方向上延伸的沟道分隔图案；包括导电图案的层叠物，每个导电图案围绕第一沟道图案、第二沟道图案和沟道分隔图案并且在垂直方向上彼此间隔开地层叠；设置在每个导电图案和第一沟道图案之间的第一存储器图案；以及设置在每个导电图案和第二沟道图案之间的第二存储器图案。

公开(公告)号：CN109560083A

公开(公告)日：2019-04-02

申请号：CN201810519978.7

申请日：2018-05-28

Applicant: 爱思开海力士有限公司

Inventor： 朴寅洙 ,  辛东善

IPC: H01L27/11524 ,  H01L27/11551 ,  H01L27/1157 ,  H01L27/11578

Abstract: 半导体器件。本文可提供一种半导体器件及其制造方法。该半导体器件可包括存储器串，该存储器串包括经由沟道层彼此串联联接的存储器单元，该存储器串联接在位线与第二源极线之间。该半导体器件可包括通过沟道层电联接到第二源极线的第一源极线。

公开(公告)号：CN109494184A

公开(公告)日：2019-03-19

申请号：CN201810468206.5

申请日：2018-05-16

Applicant: 爱思开海力士有限公司

Inventor： 崔原俊 ,  高旻圣 ,  金庆培 ,  金种基 ,  辛东善 ,  沈正明 ,  杨永镐 ,  严炯禹 ,  李洸旭 ,  郑祐在

IPC: H01L21/768 ,  H01L27/11 ,  H01L27/11529 ,  H01L27/11551 ,  H01L27/11573 ,  H01L27/11578 ,  H01L27/24

Abstract: 制造半导体器件的方法包括以下步骤：在层间绝缘层之间的层间空间中形成导电图案，所述导电图案通过穿过所述层间绝缘层的狭缝彼此分离，其中，所述导电图案包含第一副产物；通过使残留在所述导电图案中的第一副产物与源气体反应来产生气相的第二副产物；以及执行排气工艺以去除所述第二副产物。

公开(公告)号：CN102969348A

公开(公告)日：2013-03-13

申请号：CN201210320663.2

申请日：2012-08-31

Applicant: 爱思开海力士有限公司

Inventor： 黄性震 ,  辛东善 ,  皮昇浩 ,  金旻秀

IPC: H01L29/423 ,  H01L27/115 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L27/11556 ,  H01L29/7889

Abstract: 本发明公开了一种半导体器件及其制造方法，根据本发明的一个实施例的半导体器件包括：垂直沟道层，所述垂直沟道层从半导体衬底向上突出；隧道绝缘层，所述隧道绝缘层覆盖垂直沟道层的侧壁；多个浮栅，所述多个浮栅彼此分开并沿着垂直沟道层彼此层叠，并且包围垂直沟道层，所述多个浮栅与所述垂直沟道层之间插入有所述隧道绝缘层；多个控制栅，所述多个控制栅分别封闭所述多个浮栅；以及层间绝缘层，所述层间绝缘层被布置在所述多个控制栅之间。