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公开(公告)号：CN117673155A
公开(公告)日：2024-03-08
申请号：CN202311623102.4
申请日：2023-11-29
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供了一种提高抗单粒子效应能力的碳化硅功率器件结构及制备方法，器件结构包括：N+衬底、多层N型缓冲层、N型漂移区、电流扩展层、多层P型掩蔽层、P型阱区、P型源区、中央P型柱、两侧N型源区、嵌入到P型柱中的N型源区、氧化物、多晶硅栅极、源极、漏极。本发明引入了一个嵌入N型源区的P型柱，并在P型柱和P型阱区下方引入了多层P型掩蔽层。多层P型掩蔽层能够快速抽取聚集的大量空穴，从而降低瞬时热功率和增大能量耗散面积，因此降低器件峰值温度，提升器件抗单粒子烧毁能力。嵌入N型源区的P型柱和多层P型掩蔽层也能够快速抽取聚集在JFET区栅氧处的大量空穴，进而降低该处栅氧强电场，改善器件抗单粒子栅穿能力。
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公开(公告)号：CN115377194A
公开(公告)日：2022-11-22
申请号：CN202211061410.8
申请日：2022-08-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/423 , H01L29/739 , H01L21/331
Abstract: 本发明提供一种碳化硅绝缘栅双极型晶体管及其制作方法，属于半导体功率器件技术领域。本发明器件包括自下而上设置的金属集电极、衬底、缓冲层、漂移区、电荷储存区、栅极结构、层间介质层和金属发射极，存在两个凹槽，其间形成P型电位调制区。在反向阻断时，P+屏蔽区通过P型电位调制区与发射极连接，有利于屏蔽凹槽底部电场强度，提升了器件的可靠性；同时关断状态下，P型电位调制区可以提供额外空穴抽取路径，减小关断损耗；正向导通时，两个多晶硅栅耗尽P型电位调制区，使得P+屏蔽区处于浮空电位，从而抑制空穴被发射极收集，增强电导调制效应，提升了器件正向导通能力。制作工艺与现有半导体制作工艺相兼容，节约了器件制造成本。
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公开(公告)号：CN111933715A
公开(公告)日：2020-11-13
申请号：CN202011022081.7
申请日：2020-09-25
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种碳化硅MOSFET器件，包括：N型衬底、N型外延层、P-body区、N-body区、N+接触区、P+接触区、源电极、栅电极、栅介质、漏电极；本发明提出的SiC MOSFET器件在源极集成JFET器件，当器件发生短路时，P-body区与P+接触区形成的JFET区以及相邻的P+接触区之间提前夹断，器件的电流增大时，由于栅极-源极电压保持恒定，JEFT区的作用会使碳化硅MOSFET的有效栅极-源极电压降低，从而导致通过MOSFET器件的饱和电流降低，形成负反馈，最终使得该器件的饱和电流相较于传统结构大幅度降低，提高了其抗短路能力。
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公开(公告)号：CN108336133B
公开(公告)日：2020-08-28
申请号：CN201810131088.9
申请日：2018-02-09
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/417 , H01L29/423 , H01L29/739 , H01L21/28 , H01L21/331
Abstract: 一种碳化硅绝缘栅双极型晶体管及其制作方法，属于半导体功率器件技术领域。本发明提供的SiC IGBT器件包括自下而上依次层叠设置的金属集电极、衬底、缓冲层、漂移区、栅极结构、层间介质层和发射极金属，其中，漂移区的两端分别存在凹槽，两个凹槽相互独立并在其间形成一个高于凹槽底部平面的平台，本发明在凹槽底部顶层和平台顶层上集成了平面型和槽栅型IGBT，相比传统平面型IGBT增加了水平沟槽和垂直沟槽的数量，进而增强了正向电导调制效应，提升了器件正向导通能力；并且有利于屏蔽凹槽底部的电场集聚效应，提高了器件制造的可行性。此外，本发明提供的制作工艺与现有半导体制作工艺相兼容，无需增加额外的工艺步骤，节约了器件制造成本。
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公开(公告)号：CN108336133A
公开(公告)日：2018-07-27
申请号：CN201810131088.9
申请日：2018-02-09
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/417 , H01L29/423 , H01L29/739 , H01L21/28 , H01L21/331
Abstract: 一种碳化硅绝缘栅双极型晶体管及其制作方法，属于半导体功率器件技术领域。本发明提供的SiC IGBT器件包括自下而上依次层叠设置的金属集电极、衬底、缓冲层、漂移区、栅极结构、层间介质层和发射极金属，其中，漂移区的两端分别存在凹槽，两个凹槽相互独立并在其间形成一个高于凹槽底部平面的平台，本发明在凹槽底部顶层和平台顶层上集成了平面型和槽栅型IGBT，相比传统平面型IGBT增加了水平沟槽和垂直沟槽的数量，进而增强了正向电导调制效应，提升了器件正向导通能力；并且有利于屏蔽凹槽底部的电场集聚效应，提高了器件制造的可行性。此外，本发明提供的制作工艺与现有半导体制作工艺相兼容，无需增加额外的工艺步骤，节约了器件制造成本。
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Patent Agency Ranking
公开(公告)号：CN119133240A
公开(公告)日：2024-12-13
申请号：CN202411200503.3
申请日：2024-08-29
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/78 , H01L29/423 , H01L29/06 , H01L29/16
Abstract: 本发明提供一种高栅氧可靠性的SiC超结器件，包括：源电极、多晶硅栅、P‑body区、N+接触区、栅极沟槽氧化物、P+栅氧保护区、P柱区、N柱区、N型衬底、漏电极；本发明所提出的高栅氧可靠性SiC超结器件通过沟槽刻蚀后的外延回填和离子注入分别形成电荷平衡的P柱结构和电荷高度不平衡的P+栅氧保护区结构，从而可在不增加额外版次的条件下兼顾低栅氧电场和低导通电阻，解决如何同时实现SiC超结器件高性能、高栅氧可靠性的问题。
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公开(公告)号：CN105140288B
公开(公告)日：2018-05-01
申请号：CN201510579882.6
申请日：2015-09-11
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
Abstract: 本发明提供一种射频LDMOS器件，包含：P+衬底、P型外延层，衬底金属，P型外延层内部的P+sinker区、P阱、N‑漂移区、N+区、多晶硅，N‑漂移区的上方以及多晶硅的右侧上方设有法拉第罩，法拉第罩和漂移区之间有一层low k介质，low k介质材料的介电常数小于SiO2的介电常数；本发明在漂移区上方和法拉第罩下方的绝缘介质层使用low k材料，该结构可以有效降低法拉第罩靠近漏端边缘的高电场，与传统结构相比，本器件可以有效优化漂移区表面电场分布，使之更加均匀，提高器件的击穿电压；还可以降低器件源漏导通电阻，提高器件的输出功率。
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公开(公告)号：CN104992978A
公开(公告)日：2015-10-21
申请号：CN201510290509.9
申请日：2015-06-01
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7816 , H01L29/42364 , H01L29/66681
Abstract: 本发明属于半导体技术领域，特别涉及一种射频LDMOS晶体管及其制造方法。本发明的技术方案，主要为将传统的LDMOS法拉第罩设置为多段结构，分段后的金属相互独立，从而使靠近漏端处的金属块浮空，能够改善浮空后金属与其下面漂移区的电势差，从而降低靠近漏端边缘的电场峰值，提高击穿电压。本发明的有益效果为，能够有效改善N型轻掺杂漂移区的电场分布，使之更加均匀，从而可以在保持击穿电压不变条件下提高漂移区掺杂浓度，降低导通电阻。本发明尤其适用于射频LDMOS晶体管及其制造。
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公开(公告)号：CN104992978B
公开(公告)日：2018-11-23
申请号：CN201510290509.9
申请日：2015-06-01
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/78 , H01L21/336
Abstract: 本发明属于半导体技术领域，特别涉及一种射频LDMOS晶体管及其制造方法。本发明的技术方案，主要为将传统的LDMOS法拉第罩设置为多段结构，分段后的金属相互独立，从而使靠近漏端处的金属块浮空，能够改善浮空后金属与其下面漂移区的电势差，从而降低靠近漏端边缘的电场峰值，提高击穿电压。本发明的有益效果为，能够有效改善N型轻掺杂漂移区的电场分布，使之更加均匀，从而可以在保持击穿电压不变条件下提高漂移区掺杂浓度，降低导通电阻。本发明尤其适用于射频LDMOS晶体管及其制造。
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公开(公告)号：CN104966736A
公开(公告)日：2015-10-07
申请号：CN201510290535.1
申请日：2015-06-01
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/78 , H01L29/36 , H01L21/336
CPC classification number: H01L29/7816 , H01L29/36 , H01L29/66681
Abstract: 本发明涉及半导体技术，特别涉及一种射频LDMOS器件及其制造方法。本发明的主要方法为在器件漏端N型轻掺杂区中引入了氧化层区，通过对该氧化层区长度、厚度以及位置的调节，可以在保证不影响器件击穿电压和导通电阻的同时，降低漂移区的等效介电常数，从而降低器件的栅漏电容，提高器件的频率特性。本发明尤其适用于LDMOS器件及其制造。
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