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公开(公告)号：CN113366437A
公开(公告)日：2021-09-07
申请号：CN202080011587.X
申请日：2020-03-14
Applicant: 英特尔公司
Inventor： A·考克 , J·雷 , B·阿什博 , J·皮尔斯 , A·阿普 , V·兰加纳坦 , L·斯特里拉马萨尔玛 , E·乌尔德-阿迈德-瓦尔 , A·阿南塔拉曼 , V·安德烈 , N·加洛泊凡博列斯 , V·乔治 , Y·哈雷尔 , 小亚瑟·亨特 , B·英斯科 , S·贾纳斯 , P·开 , M·麦克弗森 , S·马余兰 , M·A·彼得 , M·拉马多斯 , S·沙阿 , K·辛哈 , P·萨蒂 , V·维姆拉帕利
IPC: G06F9/30 , G06F9/38 , G06F12/0811 , G06F12/0862 , G06F12/0866
Abstract: 公开了用于提高高速缓存效率和利用率的系统和方法。在一个实施例中，图形处理器包括：处理资源，用于执行图形操作；以及高速缓存的高速缓存控制器，高速缓存耦合至处理资源。高速缓存控制器配置为通过确定默认设置还是指令将控制高速缓存的高速缓存操作来控制高速缓存优先级。
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公开(公告)号：CN113439265A
公开(公告)日：2021-09-24
申请号：CN202080011299.4
申请日：2020-03-14
Applicant: 英特尔公司
Inventor： A·考克 , J·雷 , A·阿南塔拉曼 , V·安德烈 , A·阿普 , S·科尔曼 , N·加洛泊凡博列斯 , V·乔治 , P·开 , S·金 , M·麦克弗森 , S·马余兰 , E·乌尔德-阿迈德-瓦尔 , V·兰加纳坦 , J·瓦莱里奥
IPC: G06F12/0811
Abstract: 本文公开了用于更新多GPU配置中的远程存储器侧高速缓存的系统和方法。在一个实施例中，用于多片架构的图形处理器包括：第一图形处理单元(GPU)(2810)，该第一GPU具有第一存储器(2870‑1)、第一存储器侧高速缓存存储器(2880‑1)、第一通信结构(2860‑1)和第一存储器管理单元(MMU)(2855‑1)。图形处理器包括第二GPU(2820)，该第二GPU具有第二存储器(2870‑2)、第二存储器侧高速缓存存储器(2880‑2)、第二MMU(2855‑2)和第二通信结构(2860‑2)，第二通信结构通信地耦合至第一通信结构。第一MMU配置成用于控制对第一存储器的存储器请求，更新第一存储器中的内容，更新第一存储器侧高速缓存存储器中的内容，并且确定是否更新第二存储器侧高速缓存存储器中的内容。
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公开(公告)号：CN113424163A
公开(公告)日：2021-09-21
申请号：CN202080014300.9
申请日：2020-02-11
Applicant: 英特尔公司
IPC: G06F12/0862 , G06F12/084 , G06F12/0842 , G06F12/1009
Abstract: 实施例一般涉及多GPU环境中的存储器预取。一种设备的实施例包括多个处理器，所述多个处理器包括用于处理数据的主机处理器和多个图形处理单元（GPU），所述GPU中的每一个GPU包括预取器和高速缓存；以及用于存储数据的存储器，所述存储器包括多个存储器元件；其中，所述GPU中的每一个GPU的所述预取器要将数据从所述存储器预取到所述GPU的所述高速缓存；以及其中，GPU的所述预取器被禁止从所述GPU或所述主机处理器不拥有的页预取。
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公开(公告)号：CN113366454A
公开(公告)日：2021-09-07
申请号：CN202080011597.3
申请日：2020-03-14
Applicant: 英特尔公司
Inventor： A·考克 , B·阿什博 , S·贾纳斯 , A·阿南塔拉曼 , A·R·阿普 , N·库雷 , V·乔治 , A·亨特 , B·英斯科 , E·乌尔德-阿迈德-瓦尔 , S·潘尼尔 , V·兰加纳坦 , J·雷 , K·辛哈 , L·斯特里拉马萨尔玛 , P·萨蒂 , S·唐格里
IPC: G06F12/0804 , G06F12/0893 , G06F15/173
Abstract: 实施例总体上涉及用于图形操作的多片架构。装置的实施例包括：用于图形操作的多片架构，包括多片图形处理器，多片处理器包括：一个或多个管芯；多个处理器片，安装在一个或多个管芯上；以及结构，用于互连一个或多个管芯上的处理器片，其中，结构用于启用多个处理器片中的处理器片之间的通信。
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公开(公告)号：CN113366435A
公开(公告)日：2021-09-07
申请号：CN202080011341.2
申请日：2020-03-14
Applicant: 英特尔公司
Inventor： A·R·阿普 , A·考克 , A·阿南塔拉曼 , E·乌尔德-阿迈德-瓦尔 , J·雷 , M·麦克弗森 , V·安德烈 , N·加洛泊凡博列斯 , V·乔治 , S·马余兰 , V·兰加纳坦 , J·P·艾斯 , P·开 , S·卡玛
IPC: G06F9/30
Abstract: 涉及用于数据压缩的技术的方法和装置。在示例中，装置包括处理器，该处理器用于：接收针对存储器段的数据压缩指令；以及响应于数据压缩指令，响应于确定相同存储器值的序列具有超过阈值的长度而对相同存储器值的序列进行压缩。还公开并要求保护其他实施例。
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Patent Agency Ranking
公开(公告)号：CN117689531A
公开(公告)日：2024-03-12
申请号：CN202311777921.4
申请日：2020-03-14
Applicant: 英特尔公司
Inventor： A·考克 , J·雷 , A·阿南塔拉曼 , V·安德烈 , A·阿普 , S·科尔曼 , N·加洛泊凡博列斯 , V·乔治 , P·开 , S·金 , M·麦克弗森 , S·马余兰 , E·乌尔德-阿迈德-瓦尔 , V·兰加纳坦 , J·瓦莱里奥
IPC: G06T1/20 , G06T1/60 , G06F12/0877
Abstract: 本文公开了用于更新多GPU配置中的远程存储器侧高速缓存的系统和方法。在一个实施例中，用于多片架构的图形处理器包括：第一图形处理单元(GPU)(2810)，该第一GPU具有第一存储器(2870‑1)、第一存储器侧高速缓存存储器(2880‑1)、第一通信结构(2860‑1)和第一存储器管理单元(MMU)(2855‑1)。图形处理器包括第二GPU(2820)，该第二GPU具有第二存储器(2870‑2)、第二存储器侧高速缓存存储器(2880‑2)、第二MMU(2855‑2)和第二通信结构(2860‑2)，第二通信结构通信地耦合至第一通信结构。第一MMU配置成用于控制对第一存储器的存储器请求，更新第一存储器中的内容，更新第一存储器侧高速缓存存储器中的内容，并且确定是否更新第二存储器侧高速缓存存储器中的内容。
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公开(公告)号：CN113711185A
公开(公告)日：2021-11-26
申请号：CN202080014239.8
申请日：2020-02-10
Applicant: 英特尔公司
Inventor： M·拉马多斯 , V·韦姆拉帕利 , N·库雷 , W·B·萨德勒 , J·D·皮亚尔斯 , M·A·彼得 , B·阿什鲍格 , E·乌尔-艾哈迈德-瓦尔 , N·加洛波冯波里斯 , A·科克 , A·阿南塔拉曼 , S·迈于兰 , V·乔治 , S·金 , V·安德烈
Abstract: 涉及预测性页故障处理的方法和设备。在示例中，一种设备包括处理器，所述处理器用于：接收触发了计算进程的页故障的虚拟地址；检查用于虚拟存储器分配的虚拟存储器空间，所述虚拟存储器分配针对触发了所述页故障的所述计算进程；以及根据以下项之一来管理所述页故障：第一协议，所述第一协议响应于确定触发了所述页故障的所述虚拟地址是针对所述计算进程的所述虚拟存储器分配中的最后页，或者第二协议，所述第二协议响应于确定触发了所述页故障的所述虚拟地址不是针对所述计算进程的所述虚拟存储器分配中的最后页。还公开并要求保护其它实施例。
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公开(公告)号：CN113454596A
公开(公告)日：2021-09-28
申请号：CN202080014238.3
申请日：2020-02-11
Applicant: 英特尔公司
Inventor： J·雷 , A·阿南塔拉曼 , A·R·阿普 , A·科克 , E·乌尔-艾哈迈德-瓦尔 , V·安德列 , S·麦于兰 , N·加洛普冯博里斯 , M·麦克费尔森 , B·阿什博 , M·拉曼多斯 , V·维穆拉帕利 , W·萨德勒 , J·皮尔斯 , S·金 , V·乔治
Abstract: 涉及图形处理器中的标量核集成的方法和设备。在示例中，一种设备包括处理器，所述处理器用于：从主机集合体接收用于图形工作负荷的工作负荷指令集，确定操作集合中适合于由所述图形处理装置的标量处理器集合体执行的第一操作子集和操作集合中适合于由所述图形处理装置的向量处理器集合体执行的第二操作子集，将所述第一操作子集指派给所述标量处理器集合体以用于执行以生成第一输出集合，将所述第二操作子集指派给所述向量处理器集合体以用于执行以生成第二输出集合。还公开并要求保护其它实施例。
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公开(公告)号：CN113424219A
公开(公告)日：2021-09-21
申请号：CN202080013602.4
申请日：2020-02-24
Applicant: 英特尔公司
Abstract: 公开了用于同步分散的通道或漂移的线程的装置。在一个实施例中，图形多处理器包括队列，该队列具有带有第一组和第二组的组的初始状态，第一组具有第一指令类型和第二指令类型的线程，第二组具有第一指令类型和第二指令类型的线程。重分组引擎(或重分组电路)将线程重分组到第三组和第四组中，第三组具有第一指令类型的线程，第四组具有第二指令类型的线程。
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公开(公告)号：CN110245107A
公开(公告)日：2019-09-17
申请号：CN201910104256.X
申请日：2019-02-01
Applicant: 英特尔公司
Inventor： L·帕普 , R·D·阿德勒 , A·K·斯里瓦斯塔瓦 , A·阿南塔拉曼
IPC: G06F15/173
Abstract: 在一个实施例中，一种装置包括：加速器，其用于执行指令；加速器请求解码器，其耦合到加速器以执行对来自加速器的请求的第一级解码，并且基于第一级解码来指引请求，加速器请求解码器包括存储器映射，用于识别与本地存储器相关联的第一地址范围和与系统存储器相关联的第二地址范围；以及非相干请求路由器，其耦合到加速器请求解码器以接收来自加速器请求解码器的非相干请求，并且执行对非相干请求的第二级解码，非相干请求路由器用于将第一非相干请求路由至第一管芯的边带路由器，并且将第二非相干请求指引至计算管芯。描述并要求保护其他实施例。
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