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公开(公告)号：CN119379525A
公开(公告)日：2025-01-28
申请号：CN202311694501.X
申请日：2023-12-11
Applicant: 英特尔公司
Inventor： S·帕尔 , 陈佳升 , K·赫德 , J·E·帕拉奥索里奥 , C·斯潘塞 , 路奎元 , P·K·戈尔康达 , 付方文 , W·熊 , H·李 , J·瓦莱里奥 , M·斯瓦米纳坦 , N·墨菲 , 穆帅 , C·吉布森 , 程步奇
IPC: G06T1/20 , G06T1/60 , G06F15/78 , G06N3/044 , G06N3/0464 , G06N3/0499 , G06N3/08 , G06N20/00
Abstract: 本公开涉及经由整数单元的浮点转换。本文描述的是图形处理器，其包括存储器接口和与存储器接口耦合的图形处理集群。图形处理集群包括多通道并行浮点单元和多通道并行整数单元。多通道并行整数单元包括：整数管线，其包括被配置用于对多个输入数据元素执行整数计算操作的多个并行整数逻辑单元；以及格式转换管线，其包括被多个并行格式转换单元，多个并行格式转换单元被配置用于将多个输入数据元素从多个数据类型格式中的第一数据类型格式转换成多个数据类型格式中的第二数据类型格式，多个数据类型格式包括整数格式和浮点格式。
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公开(公告)号：CN113760495A
公开(公告)日：2021-12-07
申请号：CN202011534900.6
申请日：2020-12-23
Applicant: 英特尔公司
Abstract: 本发明标题为“分层线程调度”。本文所述示例涉及图形处理设备，其包括存储器装置以及耦合到存储器装置的图形处理单元(GPU)，GPU可被配置成：执行指令线程；确定信号屏障是否与指令线程相关联；对于与指令线程相关联的信号屏障，确定信号屏障是否被清除；以及基于信号屏障被清除，允许与信号屏障标识符相关联的任何等待指令线程开始执行，但不允许不与信号屏障标识符相关联的任何等待线程开始执行。在一些示例中，信号屏障包含信号屏障标识符。在一些示例中，信号屏障标识符是多个值之一。在一些示例中，网关被用于接收信号屏障标识符的指示并且基于与信号屏障相关联的清除条件被满足来选择性地清除与信号屏障标识符相关联的等待指令线程的信号屏障。
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公开(公告)号：CN113439265A
公开(公告)日：2021-09-24
申请号：CN202080011299.4
申请日：2020-03-14
Applicant: 英特尔公司
Inventor： A·考克 , J·雷 , A·阿南塔拉曼 , V·安德烈 , A·阿普 , S·科尔曼 , N·加洛泊凡博列斯 , V·乔治 , P·开 , S·金 , M·麦克弗森 , S·马余兰 , E·乌尔德-阿迈德-瓦尔 , V·兰加纳坦 , J·瓦莱里奥
IPC: G06F12/0811
Abstract: 本文公开了用于更新多GPU配置中的远程存储器侧高速缓存的系统和方法。在一个实施例中，用于多片架构的图形处理器包括：第一图形处理单元(GPU)(2810)，该第一GPU具有第一存储器(2870‑1)、第一存储器侧高速缓存存储器(2880‑1)、第一通信结构(2860‑1)和第一存储器管理单元(MMU)(2855‑1)。图形处理器包括第二GPU(2820)，该第二GPU具有第二存储器(2870‑2)、第二存储器侧高速缓存存储器(2880‑2)、第二MMU(2855‑2)和第二通信结构(2860‑2)，第二通信结构通信地耦合至第一通信结构。第一MMU配置成用于控制对第一存储器的存储器请求，更新第一存储器中的内容，更新第一存储器侧高速缓存存储器中的内容，并且确定是否更新第二存储器侧高速缓存存储器中的内容。
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公开(公告)号：CN119513028A
公开(公告)日：2025-02-25
申请号：CN202410979975.7
申请日：2024-07-22
Applicant: 英特尔公司
Inventor： J·E·P·奥索里奥 , 陈佳升 , S·帕尔 , J·瓦莱里奥
Abstract: 本公开的发明名称是“用于降低L1带宽要求的分布式寄存器堆缓存”。本文中描述了一种包括与存储器接口耦合的图形处理集群的图形处理器，所述图形处理集群包括多个处理资源，所述多个处理资源中的处理资源包括：寄存器堆，所述寄存器堆包括与处理资源的多个硬件线程中的第一硬件线程相关联的第一多个寄存器以及与处理资源的多个硬件线程中的第二硬件线程相关联的第二多个寄存器；以及第一电路，所述第一电路被配置成促进代表多个硬件线程对存储器的访问以及存储来自多个硬件线程的存储器访问请求的元数据。
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公开(公告)号：CN117689531A
公开(公告)日：2024-03-12
申请号：CN202311777921.4
申请日：2020-03-14
Applicant: 英特尔公司
Inventor： A·考克 , J·雷 , A·阿南塔拉曼 , V·安德烈 , A·阿普 , S·科尔曼 , N·加洛泊凡博列斯 , V·乔治 , P·开 , S·金 , M·麦克弗森 , S·马余兰 , E·乌尔德-阿迈德-瓦尔 , V·兰加纳坦 , J·瓦莱里奥
IPC: G06T1/20 , G06T1/60 , G06F12/0877
Abstract: 本文公开了用于更新多GPU配置中的远程存储器侧高速缓存的系统和方法。在一个实施例中，用于多片架构的图形处理器包括：第一图形处理单元(GPU)(2810)，该第一GPU具有第一存储器(2870‑1)、第一存储器侧高速缓存存储器(2880‑1)、第一通信结构(2860‑1)和第一存储器管理单元(MMU)(2855‑1)。图形处理器包括第二GPU(2820)，该第二GPU具有第二存储器(2870‑2)、第二存储器侧高速缓存存储器(2880‑2)、第二MMU(2855‑2)和第二通信结构(2860‑2)，第二通信结构通信地耦合至第一通信结构。第一MMU配置成用于控制对第一存储器的存储器请求，更新第一存储器中的内容，更新第一存储器侧高速缓存存储器中的内容，并且确定是否更新第二存储器侧高速缓存存储器中的内容。
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Patent Agency Ranking
公开(公告)号：CN113366447A
公开(公告)日：2021-09-07
申请号：CN202080011554.5
申请日：2020-03-14
Applicant: 英特尔公司
Inventor： V·兰加纳坦 , A·R·阿普 , B·阿什博 , P·道尔 , B·福里福莱特 , A·亨特 , B·英斯科 , S·贾纳斯 , A·考克 , A·纳瓦勒 , J·雷 , K·辛哈 , L·斯特里拉马萨尔玛 , P·萨蒂 , J·瓦莱里奥
IPC: G06F9/50
Abstract: 实施例总体上涉及图形处理中的计算优化。装置的实施例包括：一个或多个处理器，包括用于处理数据的多片图形处理单元(GPU)，多片GPU包括多个处理器片；以及存储器，用于存储数据以供处理，其中，装置用于：接收计算工作以供GPU处理，将计算工作分区为多个工作单元，将多个工作单元中的每一个工作单元指派给处理器片中的一个处理器片，以及使用被指派给工作单元的处理器片来处理计算工作。
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公开(公告)号：CN116136776A
公开(公告)日：2023-05-19
申请号：CN202211334883.0
申请日：2022-10-28
Applicant: 英特尔公司
Abstract: 公开了以单独的线程粒度使用单级同步的前向进展保证。公开了用于以单独的线程粒度使用单级同步来促进前向进展保证的装置。该装置包括处理器，该处理器包括：屏障同步硬件电路，用于：将全局命名屏障标识符(ID)的集合指派给多个执行线程中的单独的执行线程；以及经由全局命名屏障ID的集合在单个级别上同步单独的执行线程的执行；以及多个处理资源，用于执行多个执行线程并包括分散屏障调度硬件电路，该分散屏障调度硬件电路用于促进从由第一线程执行的第一分散分支到由第二线程执行的第二分散分支的执行流切换，该执行流切换响应于第一线程停止以在具有全局命名屏障ID的集合的命名屏障上等待而被执行。
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公开(公告)号：CN114661453A
公开(公告)日：2022-06-24
申请号：CN202111374312.5
申请日：2021-11-19
Applicant: 英特尔公司
Abstract: 本申请公开了基于范围的转储清除机制。公开了一种用于促进存储器转储清除的设备。所述设备包括：高速缓存存储器；一个或多个处理资源；跟踪器硬件，所述跟踪器硬件用于分派工作负载以在所述处理资源处执行并且用于监测所述工作负载以跟踪所述执行的完成情况；基于范围的转储清除(RBF)硬件，所述RBF硬件用于处理RBF命令并生成用于对来自所述高速缓存存储器的数据进行转储清除的转储清除指示；以及转储清除控制器，所述转储清除控制器用于接收所述转储清除指示并执行转储清除操作以丢弃来自所述高速缓存存储器的在所述转储清除指示中提供的地址范围处的数据。
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公开(公告)号：CN111667396A
公开(公告)日：2020-09-15
申请号：CN202010080494.4
申请日：2020-02-05
Applicant: 英特尔公司
Abstract: 本申请公开了用于支持每命令多个遍历器的系统和方法。本文中描述的实施例提供了一种装置，该装置包括处理器，该处理器用于：将命令引擎的多个上下文配置成用于执行包括多个遍历器的图形工作负载；至少部分地基于被配置成用于上下文的遍历器的预定数量，从图形处理器的执行单元的池将执行单元的子集分配给多个遍历器中的每个遍历器；对于多个上下文中的每个上下文，将多个遍历器中的一个或多个遍历器分派给执行单元；以及在分派了多个遍历器中的一个或多个遍历器后，将指示遍历器的分派完成的操作码写入到计算机可读存储器，其中，该操作码包括用于多个遍历器中的一个或多个遍历器的依赖性数据。可描述并要求保护其他实施例。
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公开(公告)号：CN119963394A
公开(公告)日：2025-05-09
申请号：CN202411370819.7
申请日：2024-09-29
Applicant: 英特尔公司
Inventor： V·兰甘纳坦 , G·陈 , S·帕尔 , J·E·帕拉奥索里奥 , A·亨特 , B·库兹耐特索夫 , D·恩凯 , S·K·西马库尔蒂 , J·瓦莱里奥 , S·D·沙旺 , A·库玛辛格 , S·潘迪亚 , S·蒂潘纳纳瓦尔尼兰詹 , A·柯蒂斯 , J·菲利普 , M·库尔卡尼 , F·傅 , J·维格特 , B·施瓦茨
IPC: G06T1/20 , G06F15/173 , G06F15/78 , G06F15/163 , G06F9/30
Abstract: 本文中描述的是具有带有可配置线程和寄存器配置的处理资源的图形处理器。程序代码可以配置硬件线程在由图形处理器执行程序代码期间将使用的寄存器和累加器的数量。图形处理器内的处理资源可以被配置成用于基于由要由处理资源执行的程序代码请求的配置来将不同数量的寄存器和累加器指派给硬件线程。
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