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公开(公告)号：CN115241131B
公开(公告)日：2025-03-14
申请号：CN202210935982.8
申请日：2022-08-05
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H10D84/03 , H01L23/522 , H10D84/85
Abstract: 本发明公开多层栅模拟CMOS工艺边缘应力优化集成方法和低电压系数多晶电容器，方法步骤包括：1)形成低电压系数集成双多晶电容器区的N型阱，在N型阱以外区域形成自对准P型阱；2)淀积低电压系数集成双多晶电容器下电极多晶膜层；3)淀积双多晶电容器第一层介质，并实现双多晶电容器下电极边缘保护层制作；4)淀积电容器介质层，并完成电容器介质层结构制作；低电压系数多晶电容器包括P型衬底、P型外延层、N型阱、自对准P型阱、场氧化层、牺牲氧化层、栅氧化层、多晶膜层、二氧化硅介质层、电容介质层、低介电系数填充膜层、金属互连膜层、顶层金属键合区外保护介质钝化层；本专利改善了双多晶电容器的边缘效应，降低了可集成双多晶电容器的机械应力。
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公开(公告)号：CN114091397B
公开(公告)日：2024-08-09
申请号：CN202111319388.8
申请日：2021-11-09
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: G06F30/392
Abstract: 本发明公开一种应用于高精度高共模差动放大器的电阻版图排布结构及修调方法，电阻版图排布结构包括两个阻值不同的电阻阵列；修调方法步骤为：1)量测第一电阻阵列的实际阻值；2)设定第二电阻阵列的修调目标值，记为N*R；3)量测第二电阻阵列的实际阻值；4)对第二电阻阵列中可修调背包电阻RN的粗调区域进行激光修调；6)对第二电阻阵列中可修调背包电阻RN的细调区域进行激光修调，并返回步骤7)。本发明通过对两个电阻的版图特殊排布，降低两个电阻在工艺加工过程中的偏差，提高两个电阻的初始匹配度，可以在仅修调一个电阻和较小的电阻修调面积下，达到较高的电阻匹配度和降低了修调成本，提高了电阻稳定性。
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公开(公告)号：CN111793786B
公开(公告)日：2022-06-14
申请号：CN202010582193.1
申请日：2020-06-23
Applicant: 重庆中科渝芯电子有限公司
Abstract: 本发明公开了一种物理气相淀积设备防止粘片的屏蔽环装置，包括主体边缘防淀积屏蔽环、若干竖直限位块、若干水平定位弹簧片、弹片固定螺钉、若干弹片压块、若干脱片手指、重力环、手指安装螺钉和限位块固定螺钉。本发明解决了工艺过程硅片易于与屏蔽环粘在一起不易分离而造成碎片的问题。
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公开(公告)号：CN111799224B
公开(公告)日：2022-05-27
申请号：CN202010635339.4
申请日：2020-07-03
Applicant: 重庆中科渝芯电子有限公司
IPC: H01L21/8238
Abstract: 本发明公开与双栅氧高低压CMOS工艺兼容提高器件稳定性的π型栅多晶及其制作方法，方法步骤：1)实施薄栅氧化层；2)淀积栅多晶薄膜；3)制作π型栅多晶结构；器件包括衬底、N型阱、自对准P型阱等。本发明实现了精细控制栅多晶厚度有效抑制后续氧化刻蚀工艺对于栅多晶纵向尺寸的影响，提高了栅多晶薄膜的电性能稳定性和工艺一致性，有效改善与高精密线性双多晶电容模块兼容性，有效提高了双多晶电容电压系数和近零偏压电容电压对称性。通过抑制掺杂离子特别是硼离子进入栅多晶薄膜，有效改善PMOS器件栅多晶表面平整性和产品长期可靠性。通过替代有机抗反射涂层，提高工艺兼容性并降低产品的制造成本，有效提升产品成品率和市场竞争力。
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公开(公告)号：CN114091397A
公开(公告)日：2022-02-25
申请号：CN202111319388.8
申请日：2021-11-09
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: G06F30/392
Abstract: 本发明公开一种应用于高精度高共模差动放大器的电阻版图排布结构及修调方法，电阻版图排布结构包括两个阻值不同的电阻阵列；修调方法步骤为：1)量测第一电阻阵列的实际阻值；2)设定第二电阻阵列的修调目标值，记为N*R；3)量测第二电阻阵列的实际阻值；4)对第二电阻阵列中可修调背包电阻RN的粗调区域进行激光修调；6)对第二电阻阵列中可修调背包电阻RN的细调区域进行激光修调，并返回步骤7)。本发明通过对两个电阻的版图特殊排布，降低两个电阻在工艺加工过程中的偏差，提高两个电阻的初始匹配度，可以在仅修调一个电阻和较小的电阻修调面积下，达到较高的电阻匹配度和降低了修调成本，提高了电阻稳定性。
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Patent Agency Ranking
公开(公告)号：CN110504308B
公开(公告)日：2021-03-30
申请号：CN201910805724.6
申请日：2019-08-29
Applicant: 电子科技大学 , 重庆中科渝芯电子有限公司
IPC: H01L29/739 , H01L29/08
Abstract: 本发明属于功率半导体技术领域，具体涉及一种高速低损耗的多槽栅高压功率器件。相对与传统结构，本发明在发射极端与集电极端均引入多个槽栅结构。正向导通时，集电极端槽栅侧壁沟道关断，N+集电区与N型缓冲层连通路径被阻断，因而可消除电压折回效应。发射极端槽栅结构不仅增加沟道密度以降低沟道区电阻，而且阻挡槽栅和载流子存储层可有效提高漂移区载流子浓度，因此新器件可获得更低的正向导通压降。关断过程中，随着集电极电压升高，集电极端槽栅侧壁沟道开启，使N+集电区与N型缓冲层连通而形成电子快速抽取路径，加速器件关断以降低关断损耗。因此，本发明具有更小的正向导通压降和关断损耗，而且没有电压折回效应。
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公开(公告)号：CN111933694A
公开(公告)日：2020-11-13
申请号：CN202010582154.1
申请日：2020-06-23
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H01L29/10 , H01L29/423 , H01L29/808 , H01L21/28 , H01L21/337
Abstract: 本发明公开了一种多晶自掺杂平滑顶栅JFET器件及其制造方法；器件包括P型衬底100、P型埋层101、N型外延层102、P型隔离穿透区103、场氧层104、预氧层105、P型沟道区106、P型重掺杂源漏区107、多晶栅区108、N型栅扩散区109、TEOS金属前介质层110、源漏极第一层金属111和栅极第一层金属112。制造方法步骤为：1)注入第一导电类型埋层。2)生长第二导电类型外延层。3)注入第一导电类型隔离穿透区。4)生长场氧层。5)注入第一导电类型沟道区。6)注入第一导电类型重掺杂源漏区。7)形成多晶栅区。8)刻蚀出第二导电类型栅扩散区。9)淀积TEOS金属前介质层。形成源漏极第一层金属和栅极第一层金属。本发明器件的对输入阻抗的大小以及对阈值电压精确控制的能力都有很大的提升。
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公开(公告)号：CN110504168B
公开(公告)日：2020-08-28
申请号：CN201910805736.9
申请日：2019-08-29
Applicant: 电子科技大学 , 重庆中科渝芯电子有限公司
IPC: H01L21/334 , H01L29/739
Abstract: 本发明属于功率半导体技术领域，具体涉及一种多槽栅横向高压功率器件制造方法。本发明相对与传统结构，新结构在发射极端的N型存储层与集电极端的N型缓冲层、发射极端与集电极端的P型阱区可分别同步推结完成以降低器件热预算成本；发射极端与集电极端的多槽栅结构也可同步制作完成，在器件两端形成多沟道槽栅结构，以此改善器件导通压降与关断损耗。本发明的有益效果为简化器件工艺步骤与成本，实现易集成、低功耗的SOI LIGBT。
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公开(公告)号：CN110459609A
公开(公告)日：2019-11-15
申请号：CN201910805725.0
申请日：2019-08-29
Applicant: 电子科技大学 , 重庆中科渝芯电子有限公司
IPC: H01L29/739 , H01L29/423 , H01L29/08
Abstract: 本发明属于功率半导体技术领域，具体涉及一种短路阳极薄层高压功率器件。本发明主要特征在于：采用两个凹形槽及隔离槽的结构正向导通时，阳极侧的凹形槽和隔离槽因为压缩了电子电流的流动通道，仅留有极为狭窄的导电通道可以增大阳极侧的分布电阻，从而消除短路阳极结构正向导通时存在的Snapback(电压折回)效应；阴极侧的凹形槽通过物理阻挡空穴的抽取，并且由于正向导通时正栅压的作用，在凹形槽的正下隔离成的电子积累层也构成了载流子存储层，阻止空穴被阴极抽取，由于电中性的要求，更多的电子被注入漂移区，极大地提高了漂移区中的载流子浓度，降低器件的正向导通压降。关断时，短路阳极N+的存在会加快电子的抽取速度，提高器件关断速度。
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公开(公告)号：CN105428320A
公开(公告)日：2016-03-23
申请号：CN201510956370.7
申请日：2015-12-17
Applicant: 重庆中科渝芯电子有限公司
IPC: H01L21/8249
CPC classification number: H01L21/8249
Abstract: 本发明提出了一种SiGe BiCMOS工艺中保护HBT有源区的方法，针对SiGe BiCMOS工艺中CMOS栅多晶硅氧化层SPACER大面积的刻蚀时，在干法刻蚀设备性能较差，刻蚀工艺菜单优化不是很好情况下，SiGe HBT待SiGe基区外延表面容易受到刻蚀损伤，致使SiGe HBT面临失去功能或者降低性能，降低成品率的情况下，本发明提供了一种SiGe BiCMOS工艺中保护HBT有源区的方法来克服这个困难。相对于通常SiGe BiCMOS工艺增加了一张特别设计的光刻版，增加了工艺加工余度，放宽了SiGe HBT有源区的工艺窗口，降低了对干法刻蚀设备性能的苛刻要求，提高SiGe BiCMOS中SiGe HBT工艺稳定性和成品率，间接降低工艺成本，提高了工艺效益。
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