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公开(公告)号：CN109801842B
公开(公告)日：2023-04-25
申请号：CN201810841057.2
申请日：2018-07-26
Applicant: ASM知识产权私人控股有限公司
IPC: H01L21/311 , H10B41/20 , H10B43/20
Abstract: 本公开提供一种衬底处理方法，当在具有阶梯结构的VNAND装置上选择性地形成阻挡层时，所述衬底处理方法能够防止由蚀刻溶液导致的对阶梯结构的一部分的过度蚀刻。衬底处理方法包含：交替地堆叠第一绝缘层以及第二绝缘层；通过蚀刻堆叠的第一绝缘层以及第二绝缘层来形成阶梯式结构，所述阶梯式结构具有上表面、下表面以及使上表面连接到下表面的侧表面；使阶梯式结构致密；在致密化的第二绝缘层上形成阻挡层；以及对包含第二绝缘层以及阻挡层的牺牲字线结构的至少一部分执行各向同性蚀刻。在于各向同性蚀刻步骤处蚀刻阻挡层期间，第二绝缘层并不经蚀刻或经略微蚀刻到可忽略的程度。
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公开(公告)号：CN108735756B
公开(公告)日：2022-11-22
申请号：CN201810335908.6
申请日：2018-04-13
Applicant: ASM知识产权私人控股有限公司
IPC: H01L27/11556 , H01L27/11526 , H01L27/11573 , H01L27/11582
Abstract: 本发明提供一种衬底处理方法及通过所述衬底处理方法制造的半导体器件，所述衬底处理方法可防止在具有台阶式结构的垂直与非器件中选择性地沉积接地焊盘的工艺中沉积在每一台阶上的接地焊盘的厚度不均匀，其包括：将包括绝缘层与牺牲层的堆叠结构堆叠多次；及对所述堆叠结构进行蚀刻以形成台阶式结构，所述台阶式结构具有上表面、下表面及连接所述上表面与下表面的侧表面。所述方法亦包括在所述台阶式结构上形成阻挡层；在所述阻挡层上形成掩模层；通过利用第一蚀刻溶液对所述掩模层的至少一部分进行蚀刻来暴露出所述阻挡层的至少一部分；及利用第二蚀刻溶液对被暴露出的所述阻挡层进行蚀刻；所述方法还包括利用第三蚀刻溶液对所述掩模层进行蚀刻。
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公开(公告)号：CN108735756A
公开(公告)日：2018-11-02
申请号：CN201810335908.6
申请日：2018-04-13
Applicant: ASM知识产权私人控股有限公司
IPC: H01L27/11556 , H01L27/11526 , H01L27/11573 , H01L27/11582
CPC classification number: H01L27/1157 , H01L21/31111 , H01L21/76802 , H01L21/76877 , H01L27/11524 , H01L27/11556 , H01L27/11582
Abstract: 本发明提供一种衬底处理方法及通过所述衬底处理方法制造的半导体器件，所述衬底处理方法可防止在具有台阶式结构的垂直与非器件中选择性地沉积接地焊盘的工艺中沉积在每一台阶上的接地焊盘的厚度不均匀，其包括：将包括绝缘层与牺牲层的堆叠结构堆叠多次；及对所述堆叠结构进行蚀刻以形成台阶式结构，所述台阶式结构具有上表面、下表面及连接所述上表面与下表面的侧表面。所述方法亦包括在所述台阶式结构上形成阻挡层；在所述阻挡层上形成掩模层；通过利用第一蚀刻溶液对所述掩模层的至少一部分进行蚀刻来暴露出所述阻挡层的至少一部分；及利用第二蚀刻溶液对被暴露出的所述阻挡层进行蚀刻；所述方法还包括利用第三蚀刻溶液对所述掩模层进行蚀刻。
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公开(公告)号：CN108728825A
公开(公告)日：2018-11-02
申请号：CN201810379112.0
申请日：2018-04-25
Applicant: ASM知识产权私人控股有限公司
IPC: C23C16/455 , C23C16/04
Abstract: 本发明提供一种在半导体衬底的图案结构上沉积薄膜的方法及制造半导体装置的方法，所述方法包含(a)供应源气体；(b)供应反应气体；以及(c)供应等离子体，其中步骤(a)、步骤(b)以及步骤(c)在反应空间内的半导体衬底上依序重复，直到获得所要厚度为止，且等离子体的频率为60兆赫兹或更高的高频。本发明也提供制造半导体装置的方法。本发明的方法在后续湿式蚀刻工艺中增强湿式蚀刻速率(WER)的保形性，并且还防止下部图案结构的损坏且因此增强临界尺寸(CD)均匀性。
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公开(公告)号：CN109801842A
公开(公告)日：2019-05-24
申请号：CN201810841057.2
申请日：2018-07-26
Applicant: ASM知识产权私人控股有限公司
IPC: H01L21/311 , H01L27/11551 , H01L27/11578
Abstract: 本公开提供一种衬底处理方法，当在具有阶梯结构的VNAND装置上选择性地形成阻挡层时，所述衬底处理方法能够防止由蚀刻溶液导致的对阶梯结构的一部分的过度蚀刻。衬底处理方法包含：交替地堆叠第一绝缘层以及第二绝缘层；通过蚀刻堆叠的第一绝缘层以及第二绝缘层来形成阶梯式结构，所述阶梯式结构具有上表面、下表面以及使上表面连接到下表面的侧表面；使阶梯式结构致密；在致密化的第二绝缘层上形成阻挡层；以及对包含第二绝缘层以及阻挡层的牺牲字线结构的至少一部分执行各向同性蚀刻。在于各向同性蚀刻步骤处蚀刻阻挡层期间，第二绝缘层并不经蚀刻或经略微蚀刻到可忽略的程度。
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公开(公告)号：CN108807169A
公开(公告)日：2018-11-13
申请号：CN201810379780.3
申请日：2018-04-25
Applicant: ASM知识产权私人控股有限公司
IPC: H01L21/304 , H01L21/67 , H01L27/115
CPC classification number: H01L27/1052 , G11C8/14 , H01L21/486 , H01L21/76202 , H01L21/76895 , H01L27/11524 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11575 , H01L27/11582 , H01L21/304 , H01L21/67011 , H01L21/67063 , H01L27/115
Abstract: 本发明提供一种衬底处理方法和使用其制造的半导体装置。所述衬底处理方法包含将各自包含绝缘层和牺牲层的多个堆叠结构堆叠在彼此上。方法还包含通过蚀刻堆叠结构来产生阶梯结构以及在阶梯结构的侧表面上产生分离层。方法进一步包含去除牺牲层且在去除牺牲层的空间中产生导电字线结构。分离层提供在导电字线结构之间。本发明的衬底处理方法可通过在台阶式结构的选择性区域上沉积薄膜来防止或最小化可在工艺期间出现的某些风险。
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公开(公告)号：CN108807169B
公开(公告)日：2023-04-18
申请号：CN201810379780.3
申请日：2018-04-25
Applicant: ASM知识产权私人控股有限公司
IPC: H01L21/304 , H01L21/67 , H10B69/00
Abstract: 本发明提供一种衬底处理方法和使用其制造的半导体装置。所述衬底处理方法包含将各自包含绝缘层和牺牲层的多个堆叠结构堆叠在彼此上。方法还包含通过蚀刻堆叠结构来产生阶梯结构以及在阶梯结构的侧表面上产生分离层。方法进一步包含去除牺牲层且在去除牺牲层的空间中产生导电字线结构。分离层提供在导电字线结构之间。本发明的衬底处理方法可通过在台阶式结构的选择性区域上沉积薄膜来防止或最小化可在工艺期间出现的某些风险。
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公开(公告)号：CN108728825B
公开(公告)日：2020-12-01
申请号：CN201810379112.0
申请日：2018-04-25
Applicant: ASM知识产权私人控股有限公司
IPC: C23C16/455 , C23C16/04
Abstract: 本发明提供一种在半导体衬底的图案结构上沉积薄膜的方法及制造半导体装置的方法，所述方法包含(a)供应源气体；(b)供应反应气体；以及(c)供应等离子体，其中步骤(a)、步骤(b)以及步骤(c)在反应空间内的半导体衬底上依序重复，直到获得所要厚度为止，且等离子体的频率为60兆赫兹或更高的高频。本发明也提供制造半导体装置的方法。本发明的方法在后续湿式蚀刻工艺中增强湿式蚀刻速率(WER)的保形性，并且还防止下部图案结构的损坏且因此增强临界尺寸(CD)均匀性。
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