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公开(公告)号：CN105244352B
公开(公告)日：2018-07-27
申请号：CN201510394078.0
申请日：2015-07-07
Applicant: 力旺电子股份有限公司
IPC: H01L27/11521
CPC classification number: G11C16/08 , G11C16/10 , G11C16/26 , G11C17/04 , G11C17/08 , G11C17/146 , G11C17/16 , G11C17/18 , G11C29/76 , H01L23/5252 , H01L23/528 , H01L27/0629 , H01L27/11206 , H01L27/11524 , H01L29/1079 , H01L29/4916 , H01L29/93 , H01L2924/0002 , H03K3/356182 , H01L2924/00
Abstract: 本发明公开了种单层多晶硅非易失性存储单元,包括半导体衬底;第氧化物定义区及第二氧化物定义区;隔离区域,分隔第氧化物定义区及第二氧化物定义区;PMOS选择晶体管设于第氧化物定义区上;PMOS浮动栅极晶体管设于第氧化物定义区上并与PMOS选择晶体管串联;PMOS浮动栅极晶体管包括浮动栅极;存储器P型阱区位于半导体衬底中;存储器N型阱区位于存储器P型阱区中;存储器P型阱区与第氧化物定义区及第二氧化物定义区重叠;存储器P型阱区的接合深度比隔离区域的沟渠深度深;存储器N型阱区的接合深度比隔离区域的沟渠深度浅。
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公开(公告)号：CN107799154A
公开(公告)日：2018-03-13
申请号：CN201710766891.5
申请日：2017-08-31
Applicant: 佳能株式会社
CPC classification number: G11C17/146 , B41J2/04528 , B41J2/04541 , B41J2/04543 , B41J2/04563 , B41J2/0458 , B41J2/14153 , B41J2/175 , B41J2/35 , B41J2202/13 , G11C7/04 , G11C17/16 , G11C17/18 , H01L23/5252 , B33Y30/00 , B41J2/02 , B41J2/14 , B41J29/38 , H01L27/11206
Abstract: 本发明涉及半导体装置、液体排出头基板、液体排出头及装置。半导体装置包括：连接到具有第一电势的第一电势端子的晶体管；连接于所述晶体管与具有第二电势的第二电势端子之间的反熔丝元件；在所述晶体管与第二电势端子之间与反熔丝元件并联连接的电阻元件；和被设置为面对所述电阻元件的温度调节单元。
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公开(公告)号：CN105981106B
公开(公告)日：2019-08-02
申请号：CN201580008215.0
申请日：2015-02-11
Applicant: IMEC , 非营利协会 , 荷兰应用自然科学研究组织TNO
CPC classification number: H01L51/0022 , G11C17/146 , G11C29/028 , G11C29/50004 , G11C2029/0403 , G11C2029/5002 , H01L22/14 , H01L22/22 , H01L27/283 , H01L51/0055 , H01L51/0512
Abstract: 提供了一种薄膜电路的制造方法，该方法包括：(a)获取包括具有输出的至少一个逻辑门电路的薄膜电路，至少一个逻辑门电路包括多个驱动晶体管和多个负载元件，至少一个负载元件电连接到输出；(b)将一系列预定电压图案顺序地提供给多个驱动晶体管，电压图案包括在相应驱动晶体管的栅极和源极之间分别施加的一组电压；(c)测量与一系列预定电压图案相对应的至少一个逻辑门电路的一系列输出电压值；(d)将一系列输出电压值与一系列相应的预定参考输出电压值进行比较；(e)在输出电压值与相应的预定参考输出电压值不匹配的情况下，调节电连接到输出的负载元件的数量；以及(f)重复步骤(b)至(e)，直至一系列输出电压值与一系列预定参考输出电压值匹配。
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公开(公告)号：CN104956445B
公开(公告)日：2019-07-05
申请号：CN201480006176.6
申请日：2014-01-22
Applicant: 高通股份有限公司
CPC classification number: G06F11/1048 , G11C11/16 , G11C17/02 , G11C17/146 , G11C17/18 , G11C29/027 , G11C2029/4402
Abstract: 一种电路包括第一一次性可编程(OTP)元件和第二OTP元件。该电路还包括被耦合成从该第一OTP元件接收数据的第一表示的检错电路系统。该电路进一步包括响应于该检错电路系统的输出以基于该数据的第一表示或者基于来自第二OTP元件的该数据的第二表示来输出OTP读取结果的输出电路系统。
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公开(公告)号：CN106169305B
公开(公告)日：2017-11-28
申请号：CN201510385736.X
申请日：2015-06-30
Applicant: 华邦电子股份有限公司
CPC classification number: G11C17/18 , G11C17/146
Abstract: 本发明提供一种使用一次性可程序化存储器的设备及其方法。该方法包括接收待计数的一连串事件的方法，回应于每一事件设定存储器中的各别比特。存储器包括以层级组织的多个字符，使得存储器中设定比特的数目指示所接收事件的计数，并且使得第一层级中的每一设定比特对应于第二层级中的各别字符并指示对应字符是否由设定比特充分填充。这与现有的计数系统形成对比，现有的计数系统需要进行明显更多的读取以确定存储器中的计数。
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Patent Agency Ranking
公开(公告)号：CN105321570A
公开(公告)日：2016-02-10
申请号：CN201510132987.7
申请日：2015-03-25
Applicant: 力旺电子股份有限公司
CPC classification number: G11C16/08 , G11C16/10 , G11C16/26 , G11C17/04 , G11C17/08 , G11C17/146 , G11C17/16 , G11C17/18 , G11C29/76 , H01L23/5252 , H01L23/528 , H01L27/0629 , H01L27/11206 , H01L27/11524 , H01L29/1079 , H01L29/4916 , H01L29/93 , H01L2924/0002 , H03K3/356182 , H01L2924/00
Abstract: 一种非易失性存储器及其列解码器。该列解码器包括存储器阵列、行解码器、列解码器、写入缓冲器以及感测电路。列解码器包括一编程用解码器以及一读取用解码器。编程用解码器连接至存储器阵列的n条位线。读取用解码器连接至存储器阵列的n条位线。在编程周期时，编程用控制信号组动作并使得编程用解码决定选定记忆胞，且选定记忆胞产生的记忆胞电流经由编程用解码器与编程用数据线流向写入缓冲器。另外，在读取周期时，读取用控制信号组动作并使得读取用解码器决定选定记忆胞，且选定记忆胞产生的记忆胞电流经由读取用解码器与读取用数据线流向感测电路。
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公开(公告)号：CN105262474A
公开(公告)日：2016-01-20
申请号：CN201510394082.7
申请日：2015-07-07
Applicant: 力旺电子股份有限公司
Inventor： 黄柏豪
IPC: H03K19/018
CPC classification number: G11C16/08 , G11C16/10 , G11C16/26 , G11C17/04 , G11C17/08 , G11C17/146 , G11C17/16 , G11C17/18 , G11C29/76 , H01L23/5252 , H01L23/528 , H01L27/0629 , H01L27/11206 , H01L27/11524 , H01L29/1079 , H01L29/4916 , H01L29/93 , H01L2924/0002 , H03K3/356182 , H01L2924/00
Abstract: 本发明公开了一种电平位移驱动电路。电平位移驱动电路包括电平位移电路及驱动电路。驱动电路包括串联的第一P型晶体管、第二P型晶体管、第一N型晶体管及第二N型晶体管。当电平位移电路的输入信号处于工作电压时，电平位移电路会截止第二N型晶体管，而第一N型晶体管的控制端接收工作电压可以避免第二N型晶体管产生栅极引致漏极漏电流。当输入信号处于系统基准电压时，电平位移电路会截止第一P型晶体管，而第二P型晶体管的控制端接收工作电压可以避免第一P型晶体管产生栅极引致漏极漏电流。
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公开(公告)号：CN104956445A
公开(公告)日：2015-09-30
申请号：CN201480006176.6
申请日：2014-01-22
Applicant: 高通股份有限公司
CPC classification number: G06F11/1048 , G11C11/16 , G11C17/02 , G11C17/146 , G11C17/18 , G11C29/027 , G11C2029/4402
Abstract: 一种电路包括第一一次性可编程(OTP)元件和第二OTP元件。该电路还包括被耦合成从该第一OTP元件接收数据的第一表示的检错电路系统。该电路进一步包括响应于该检错电路系统的输出以基于该数据的第一表示或者基于来自第二OTP元件的该数据的第二表示来输出OTP读取结果的输出电路系统。
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公开(公告)号：CN1198241A
公开(公告)日：1998-11-04
申请号：CN96197258.0
申请日：1996-09-24
Applicant: 英特尔公司
IPC: G11C7/00
CPC classification number: G11C11/5621 , G11C11/5628 , G11C11/5635 , G11C11/5642 , G11C16/10 , G11C16/16 , G11C17/146 , G11C2211/5641
Abstract: 介绍了一种在对非易失性存储器单元擦除之前进行多次写入的方法。第一位存储在非易失性存储器单元(110,120,130和140)的第一电平。第二位存储在非易失性存储器单元(110,120,130和140)的第二电平。也介绍了一种擦除非易失性存储器单元的方法。增大电平指示器,指示出非易失性存储器单元要写入的下一电平。一种读取非易失性存储器单元的方法包括再调用电平指示器。然后在电平指示器指示的电平读出非易失性单元,以确定存储单元的状态。
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公开(公告)号：CN105321570B
公开(公告)日：2019-06-21
申请号：CN201510132987.7
申请日：2015-03-25
Applicant: 力旺电子股份有限公司
CPC classification number: G11C16/08 , G11C16/10 , G11C16/26 , G11C17/04 , G11C17/08 , G11C17/146 , G11C17/16 , G11C17/18 , G11C29/76 , H01L23/5252 , H01L23/528 , H01L27/0629 , H01L27/11206 , H01L27/11524 , H01L29/1079 , H01L29/4916 , H01L29/93 , H01L2924/0002 , H03K3/356182 , H01L2924/00
Abstract: 一种非易失性存储器及其列解码器。该列解码器包括存储器阵列、行解码器、列解码器、写入缓冲器以及感测电路。列解码器包括一编程用解码器以及一读取用解码器。编程用解码器连接至存储器阵列的n条位线。读取用解码器连接至存储器阵列的n条位线。在编程周期时，编程用控制信号组动作并使得编程用解码决定选定记忆胞，且选定记忆胞产生的记忆胞电流经由编程用解码器与编程用数据线流向写入缓冲器。另外，在读取周期时，读取用控制信号组动作并使得读取用解码器决定选定记忆胞，且选定记忆胞产生的记忆胞电流经由读取用解码器与读取用数据线流向感测电路。
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