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公开(公告)号：KR1020020044633A
公开(公告)日：2002-06-19
申请号：KR1020000073622
申请日：2000-12-06
Applicant: 삼성전자주식회사
Inventor： 고성훈
IPC: H01L21/3065
Abstract: PURPOSE: A dry-etching method is provided to reduce a burning or a particle by preventing an occurrence of a reflected power hunting. CONSTITUTION: A layer for forming a pattern, such as a metal film or a polysilicon layer is deposited on a semiconductor wafer having a lower layer made of an insulating layer(S10). After depositing a photoresist on the resultant structure, the photoresist is patterned(S12). The photoresist pattern formed semiconductor wafer is loaded to a chuck in a chamber for performing a dry-etching(S14). By supplying a reflected power in the dry-etching chamber, the chamber is stabilized to a processing condition for performing the dry-etching(S16). The dry-etching of the layer for a pattern formation is performed using the reflected power intensified from three to ten times(S18), thereby restraining a reflected power hunting.
Abstract translation: 目的：提供干法蚀刻方法，以通过防止发生反射功率的振荡来减少燃烧或颗粒。 构成：在具有由绝缘层制成的下层的半导体晶片上沉积用于形成图案的层，例如金属膜或多晶硅层（S10）。 在所得结构上沉积光致抗蚀剂后，对光致抗蚀剂进行图案化（S12）。 形成的光致抗蚀剂图案的半导体晶片被装载到用于进行干蚀刻的室中的卡盘（S14）中。 通过在干蚀刻室中提供反射功率，室被稳定到用于进行干法蚀刻的处理条件（S16）。 用图形形成层进行干法蚀刻，使用3〜10倍强度的反射光强度（S18）进行干蚀刻，从而抑制反射光束的拍摄。
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公开(公告)号：KR100707310B1
公开(公告)日：2007-04-12
申请号：KR1020060011855
申请日：2006-02-07
Applicant: 삼성전자주식회사
Inventor： 고성훈
IPC: H01L21/28 , H01L21/3205 , H01L27/108
Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 이 장치는 반도체 기판과, 상기 반도체 기판 상에 형성된 스토리지 패드 및 비트라인 패드를 포함한다. 제 1 층간 절연막이 상기 비트라인 패드를 덮는다. 상기 제 1 층간 절연막은 상기 비트라인 패드보다 폭이 넓은 비트라인 콘택 홀을 가진다. 상기 비트라인 콘택 홀에 노출된 제 1 층간절연막의 측벽 및 상기 비트라인 패드의 상부측벽에 연속적으로 장벽 절연막(barrier insulating layer)이 형성되어 있다. 비트라인 플러그가 상기 장벽 절연막이 형성된 콘택 홀을 채우고 있고, 상기 제 1 층간절연막을 관통하여 스토리지 플러그가 형성되어 상기 스토리지 패드에 접속된다. 상기 스토리지 콘택 홀은 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 이방성 식각 및 등방성 식각하여 형성할 수 있다. 상기 제 1 층간 절연막이 등방성 식각하여 측방향으로 확장된 스토리지 콘택 홀을 형성할 수 있다. 이 때, 상기 비트라인 플러그 뿐만 아니라 상기 비트라인 패드의 상부 측벽도 상기 장벽 절연막으로 보호되어 등방성 식각 용액이 상기 오믹층으로 침투하는 것이 억제된다.
스토리지, 비트라인, 장벽절연막, 오믹층Abstract translation: 提供了一种半导体器件及其制造方法。 该装置包括半导体衬底，以及形成在半导体衬底上的存储焊盘和位线焊盘。 第一层间绝缘膜覆盖位线焊盘。 第一层间绝缘膜具有比位线焊盘宽的位线接触孔。 在位线接触孔上暴露的第一层间绝缘层的侧壁上以及位线垫的上侧壁上连续形成阻挡绝缘层。 位线插塞填充其中形成有阻挡绝缘膜的接触孔，并且存储插塞穿过第一层间绝缘膜形成并连接到存储焊盘。 存储接触孔可以通过各向异性地蚀刻并各向同性地蚀刻第二层间绝缘膜和第一层间绝缘膜来形成。 第一层间绝缘膜被各向同性地蚀刻以形成横向延伸的存储接触孔。 此时，位线插塞，以及由所述阻挡绝缘膜进行保护的位线焊盘的上侧壁被抑制各向同性蚀刻溶液渗透到欧姆层。
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公开(公告)号：KR100335498B1
公开(公告)日：2002-05-08
申请号：KR1019990060356
申请日：1999-12-22
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L27/10894 , H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: 본발명은반도체소자의퓨즈부구조및 그형성방법에관한것이다. 본발명의퓨즈부구조는노출된퓨즈개구부의측벽을통한습기의침투를막기위한, 패시베이션막으로이루어진보호막을구비한다. 이보호막을형성함에있어서는, 먼저퓨즈라인상부에식각정지막을형성하고반도체소자의필요한컨택홀을형성할때 이식각정지막을이용하여동시에퓨즈개구부를형성한다. 이어서, 전면에상층배선을형성하기위한도전물질층을형성하고퓨즈개구부에증착된도전물질을제거하고노출된식각정지막도제거한다. 마지막으로전면에패시베이션막을형성하고퓨즈개구부의레이저가조사될부위의퓨즈라인상부의패시베이션막을제거함으로써퓨즈부를완성한다. 본발명에따르면, 공정의추가없이퓨즈개구부측벽에패시베이션막으로보호막을형성할수 있어층간절연막들의계면을통한습기의침투를효과적으로막을수 있다. 또한, 퓨즈개구부를필요한컨택홀을형성할때 동시에형성하므로퓨즈개구부형성을위한별도의사진식각공정을따로둘 필요가없어생산성이향상된다.
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公开(公告)号：KR1020010077266A
公开(公告)日：2001-08-17
申请号：KR1020000004937
申请日：2000-02-01
Applicant: 삼성전자주식회사
IPC: H01L21/8242
Abstract: PURPOSE: A method for manufacturing a storage electrode of a dynamic random access memory(DRAM) device is provided to increase pressure inside a process space, to reduce an output for manufacturing plasma, and to increase power connected to an electric field for accelerating an etching material, in at least an over-etching process. CONSTITUTION: A conductive layer is deposited on an interlayer dielectric(124) having a storage electrode contact(122), and is patterned to form a storage electrode(130) of a dynamic random access memory(DRAM) having a capacitor on bit line(COB) structure. The pressure inside a process space in an over-etching process increases by 30-100 percent as compared with a main etching process.
Abstract translation: 目的：提供一种用于制造动态随机存取存储器（DRAM）器件的存储电极的方法，以增加处理空间内的压力，减少用于制造等离子体的输出，并且增加连接到用于加速蚀刻的电场的功率 材料，至少在过蚀刻工艺中。 构成：导电层沉积在具有存储电极触点（122）的层间电介质（124）上，并被图案化以形成在位线上具有电容器的动态随机存取存储器（DRAM）的存储电极（130） COB）结构。 与主蚀刻工艺相比，过蚀刻工艺中的工艺空间内的压力增加30-100％。
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公开(公告)号：KR1020010038739A
公开(公告)日：2001-05-15
申请号：KR1019990046849
申请日：1999-10-27
Applicant: 삼성전자주식회사
IPC: H01L21/335
Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to prevent a bridge caused by a micro stringer on a landing pad and to improve reliability, by preventing damage to an insulating layer spacer surrounding a gate region. CONSTITUTION: An interlayer dielectric(112) is formed on a semiconductor substrate(100) having an access transistor. A predetermined region of the interlayer dielectric is etched to form an opening exposing a part of the semiconductor substrate on an optimum etching condition that an insulating layer spacer(110) covering a gate region of the access transistor is not damaged. A conductive layer is deposited on the resultant structure having the opening, and patterned to form a landing pad(114) for interconnection.
Abstract translation: 目的：提供一种制造半导体器件的方法，以防止由于在栅极区域周围的绝缘层间隔件的损坏而导致由着陆焊盘上的微型纵梁引起的桥梁并提高可靠性。 构成：在具有存取晶体管的半导体衬底（100）上形成层间电介质（112）。 蚀刻层间电介质的预定区域，以形成在覆盖存取晶体管的栅极区域的绝缘层间隔物（110）不被损坏的最佳蚀刻条件下暴露半导体衬底的一部分的开口。 导电层沉积在具有开口的所得结构上，并被图案化以形成用于互连的着陆焊盘（114）。
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Patent Agency Ranking
公开(公告)号：KR1019980030015A
公开(公告)日：1998-07-25
申请号：KR1019960049351
申请日：1996-10-28
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 반도체 장치의 다층 배선 형성 방법에 관하여 개시한다. 본 발명은 유기 SOG막을 에치 백하는 단계 또는 비아 홀을 형성하는 단계 이후에 기판 표면에 자외선을 조사하거나 기판 표면을 O2 또는 O3 플라즈마 분위기에 노출시킴으로써, 유기 SOG막을 에치 백하는 단계 또는 비아 홀을 형성하는 단계에서 발생하는 물질층을 제거할 수 있는 반도체 장치의 다층 배선 형성 방법을 제공한다. 본 발명에 의하면, 유기 SOG막을 에치 백할 때 또는 비아 홀을 형성할 때에 각각 발생하는 물질층을 제거함으로써 상부 및 하부 도전층 패턴의 전기적 접속 불량 또는 층간 절연막 패턴의 박리 현상에 따른 반도체 장치의 전기적 특성의 악화를 방지할 수 있다.
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公开(公告)号：KR1020010063321A
公开(公告)日：2001-07-09
申请号：KR1019990060356
申请日：1999-12-22
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L27/10894 , H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A fuse structure of semiconductor device is provided to effectively prevent moisture penetration through the interface of interlayer insulation films by forming a protective film at the side wall of a fuse opening using a passivation film without adding a process. CONSTITUTION: A fuse structure of semiconductor device has a fuse line(124), the first interlayer insulation film(126), the second interlayer insulation film(140) and a passivation film(144). The first interlayer insulation film(126) is formed on the fuse line(124) and exposed by a fuse opening(148). The second interlayer insulation film(140) is formed on the first interlayer insulation film(126) and has the fuse opening(148). The passivation film(144) integrally covers across the top layer of a semiconductor device, the upper part of the second interlayer insulation film(140) and the fuse opening(148) for preventing penetration of moisture through the side wall of the fuse opening(148).
Abstract translation: 目的：提供一种半导体器件的熔丝结构，以通过在不添加工艺的情况下使用钝化膜在保险丝开口的侧壁处形成保护膜来有效地防止水分穿过层间绝缘膜的界面。 构成：半导体器件的熔丝结构具有熔丝线（124），第一层间绝缘膜（126），第二层间绝缘膜（140）和钝化膜（144）。 第一层间绝缘膜（126）形成在熔丝线（124）上并由保险丝开口（148）暴露。 第二层间绝缘膜（140）形成在第一层间绝缘膜（126）上并具有保险丝开口（148）。 钝化膜（144）整体地覆盖半导体器件的顶层，第二层间绝缘膜（140）的上部和熔断器开口（148），用于防止湿气穿过保险丝开口的侧壁 148）。
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公开(公告)号：KR1019990075068A
公开(公告)日：1999-10-05
申请号：KR1019980009051
申请日：1998-03-17
Applicant: 삼성전자주식회사
IPC: H01L21/306
Abstract: 실리콘산화물 계열의 절연막의 식각 선택비를 향상시킬 수 있는 식각방법 및 이를 이용한 반도체 장치 제조방법에 관해 기재하고 있다. 본 발명에 따르면, 일산화 탄소(CO)나 이산화 탄소(CO
2 )가 첨가된 식각가스 조성물을 이용하여 실리콘산화물 계열의 절연막을 건식식각함으로써, 포토레지스트층 또는 폴리실리콘층에 대한 절연막의 식각선택비를 향상시킬 수 있다. 따라서, 높은 종횡비를 갖는 콘택 형성시 과도 식각에 대한 공정 마진이 향상된다.-
公开(公告)号：KR1019980001720A
公开(公告)日：1998-03-30
申请号：KR1019960020098
申请日：1996-06-05
Applicant: 삼성전자주식회사
IPC: H01L21/3065 , B65B61/00
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