公开(公告)号：KR102231293B1

公开(公告)日：2021-03-23

申请号：KR1020140015002A

申请日：2014-02-10

Applicant: 삼성전자주식회사

Inventor： 하용대 ,  이재룡 ,  김철민 ,  황이성 ,  엄태석 ,  정용진

IPC: H01L21/50

CPC classification number: H01L24/75 ,  H01L21/67144 ,  H01L21/6838 ,  H01L2221/68363 ,  H01L2224/7555 ,  H01L2224/7565 ,  Y10T156/1132 ,  Y10T156/1179 ,  Y10T156/1944 ,  Y10T156/1983

Abstract: 본 발명은 다이 본딩 장치에 관한 것이다. 본 발명의 일 실시 예에 따른 다이 본딩 장치는 이송 유닛; 상기 이송 유닛으로 기판을 로딩하는 로딩 부재; 상기 이송 유닛에서 기판을 언로딩 하는 언로딩 부재; 다이들을 제공하는 웨이퍼를 지지하는 웨이퍼 홀더; 및 상기 웨이퍼에서 상기 다이들 가운데 하나를 픽업한 후, 픽업된 상기 다이 방향으로 기체를 분사하여 상기 기체가 제공하는 압력으로 상기 다이를 상기 이송 유닛에 위치된 상기 기판의 상면에 부착하는 본딩 부재를 포함한다.

公开(公告)号：KR1020160114568A

公开(公告)日：2016-10-05

申请号：KR1020160123274

申请日：2016-09-26

Applicant: 삼성전자주식회사

Inventor： 정혁진 ,  박용기 ,  정용진 ,  김희석

IPC: G01R31/28 ,  H01L21/677 ,  H01L21/673

CPC classification number: G01R31/2867 ,  G01R31/2879 ,  G01R31/2893 ,  G01R31/2896 ,  H01L21/67333 ,  H01L21/677

Abstract: 반도체패키지이송장치를제공한다. 반도체패키지이송장치는, 본체, 본체에형성되며반도체패키지를수납하는포켓부및 본체의배면에배치되는부착방지부를포함할수 있다.

公开(公告)号：KR1020090052681A

公开(公告)日：2009-05-26

申请号：KR1020070119300

申请日：2007-11-21

Applicant: 삼성전자주식회사

Inventor： 채가은 ,  이왕재 ,  정용진 ,  송근호

IPC: H01L21/66 ,  H05K13/08 ,  H01L23/544

CPC classification number: H05K1/0269 ,  H05K3/0052 ,  H05K3/225 ,  H05K2201/09927 ,  H05K2201/09936 ,  H05K2201/10204 ,  Y10T29/49124

Abstract: 본 발명은 불량품의 표시가 용이한 반도체 패키지용 회로기판과, 이를 이용한 불량품 표시방법 및 불량품 표시물에 관한 것으로서, 본 발명의 불량품의 표시가 용이한 반도체 패키지용 회로기판은, 반도체 패키지용 회로기판을 구성함에 있어서, n행 m열로 매트릭스 배치되는 복수개의 회로기판 유닛들; 및 상기 회로기판 유닛들 중에서 확인된 불량 유닛의 위치를 1:1로 대응하여 표시할 수 있도록 n행 m열로 매트릭스 배열된 마킹 영역을 갖는 표시부;를 포함하여 이루어지는 것을 특징으로 하기 때문에 작업자의 직관적인 불량 마크 표시가 가능하여 표시 혼동을 방지하고, 작업자 또는 센서의 불량 마크의 인식이 매우 용이하며, 회로기판 내부에 위치하는 표시부로 인해 회로기판의 집적도를 높여 생산성을 크게 향상시킬 수 있으며, 센서의 이동 거리를 단축시켜서 센서 이동 중에 발생할 수 있는 간섭 형상을 방지하고, 이동 시간을 단축할 수 있는 효과를 갖는다.
더미 유닛, 불량 유닛, 표시부, 공백영역, 더미 마크, 불량 마크

公开(公告)号：KR1020080067533A

公开(公告)日：2008-07-21

申请号：KR1020070004942

申请日：2007-01-16

Applicant: 삼성전자주식회사

Inventor： 황현익 ,  김길백 ,  정용진

IPC: H01L23/28

CPC classification number: H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/4824 ,  H01L2224/73215 ,  H01L2924/15311 ,  H01L2924/00014 ,  H01L2924/00

Abstract: A semiconductor package having a flowing guide groove and a method for fabricating the same are provided to control easily a thickness of a sealant by using the flowing guide groove. A package substrate(110) includes a slit and a flowing guide groove(104). A semiconductor chip(106) is mounted on the package substrate. A wire is used for connecting electrically the semiconductor chip and the package substrate to each other through the slit. A sealant is formed within the slit to surround the wire and to fill up a part of the flowing guide groove. The flowing guide groove is formed to surround a part of the slit or both ends of the slit. The flowing guide groove is arranged obliquely in a slit direction.

Abstract translation: 提供具有流动导向槽的半导体封装及其制造方法，以通过使用流动的引导槽容易地控制密封剂的厚度。 封装基板（110）包括狭缝和流动引导槽（104）。 半导体芯片（106）安装在封装基板上。 电线用于通过狭缝使半导体芯片和封装基板彼此电连接。 密封剂形成在狭缝内以围绕线并填充流动的导槽的一部分。 流动的引导槽形成为围绕狭缝的一部分或狭缝的两端。 流动的引导槽沿狭缝方向倾斜地布置。

公开(公告)号：KR1020040040693A

公开(公告)日：2004-05-13

申请号：KR1020020068888

申请日：2002-11-07

Applicant: 삼성전자주식회사

Inventor： 정용진

IPC: H01L21/762

Abstract: PURPOSE: A method for forming a semiconductor device having a trench isolation layer is provided to be capable of preventing a groove from being formed at the edge portion of the isolation layer. CONSTITUTION: A buffer insulating layer(102) and a hard mask layer are sequentially formed on a semiconductor substrate(101). An opening portion is formed by selectively etching the resultant structure for partially exposing the semiconductor substrate. A trench(107) is formed by etching the exposed semiconductor substrate for defining an active region. An isolation layer(109a) is formed in the trench. The upper sidewalls of the buffer insulating layer and the isolation layer are exposed by removing the hard mask layer using an etching process. A spacer(110a) is formed at both sidewalls of the isolation layer. The active region is exposed by carrying out an isotropic etching process on the buffer insulating layer and the spacer. At this time, the spacer has the same etching rate as the buffer insulating layer for the isotropic etching process.

Abstract translation: 目的：提供一种形成具有沟槽隔离层的半导体器件的方法，以能够防止在隔离层的边缘部分处形成沟槽。 构成：缓冲绝缘层（102）和硬掩模层依次形成在半导体衬底（101）上。 通过选择性地蚀刻所得结构以部分地暴露半导体衬底而形成开口部分。 通过蚀刻暴露的半导体衬底来形成用于限定有源区的沟槽（107）。 隔离层（109a）形成在沟槽中。 通过使用蚀刻工艺去除硬掩模层，使缓冲绝缘层的上侧壁和隔离层露出。 隔离层（110a）形成在隔离层的两个侧壁处。 通过在缓冲绝缘层和间隔物上进行各向同性蚀刻工艺来对有源区进行曝光。 此时，间隔物具有与用于各向同性蚀刻工艺的缓冲绝缘层相同的蚀刻速率。

公开(公告)号：KR1020010028055A

公开(公告)日：2001-04-06

申请号：KR1019990040114

申请日：1999-09-17

Applicant: 삼성전자주식회사

Inventor： 석종욱 ,  윤정봉 ,  정용진

IPC: H01L21/28

Abstract: PURPOSE: A method of forming a self-aligned contact is to form spacers doubly on a gate electrode, thereby improving insulation between the gate electrode and a conductive layer for a landing pad. CONSTITUTION: A gate electrode(322) is formed on a semiconductor substrate(310). A silicon nitride layer is deposited on the gate electrode, followed by etching back it, to form the first spacer(326) thereon. A BPSG(borophosphosilicate glass) film(328) is deposited on the entire surface of the substrate and is etched to form a self-aligned contact. Then, an etch selection ratio of the BPSG film relative to the silicon nitride layer of the first spacer is controlled to secure a sufficient contact area. Thereafter, another silicon nitride layer is deposited on the entire surface of the substrate, followed by etching back it to form the second spacer(332).

Abstract translation: 目的：形成自对准接触的方法是在栅电极上双重形成间隔物，从而改善栅电极与着陆焊盘的导电层之间的绝缘。 构成：在半导体衬底（310）上形成栅电极（322）。 在栅电极上沉积氮化硅层，然后对其进行蚀刻，以在其上形成第一间隔物（326）。 BPSG（硼磷硅玻璃）膜沉积在基片的整个表面上，并被蚀刻以形成自对准接触。 然后，控制BPSG膜相对于第一间隔物的氮化硅层的蚀刻选择比，以确保足够的接触面积。 此后，在衬底的整个表面上沉积另一个氮化硅层，然后将其蚀刻回以形成第二间隔物（332）。

公开(公告)号：KR1019990025479A

公开(公告)日：1999-04-06

申请号：KR1019970047140

申请日：1997-09-12

Applicant: 삼성전자주식회사

Inventor： 정용진

IPC: H01L21/306

Abstract: 본 발명은 플라즈마를 이용한 반도체 웨이퍼의 감광막 제거 장치에 관한 것이다. 플라즈마를 이용한 감광막 제거 장치는, 웨이퍼를 반응실에 넣고 고주파를 인가한 상태로 산소 기체를 주입하여, 반응실 내부에 생성되는 플라즈마의 높은 에너지를 이용하여 웨이퍼의 감광막을 산화시켜 제거한다. 종래의 감광막 제거 장치는 반응실을 지지하기 위하여 반응실과 결합되어 있는 알루미늄 플랜지에 플라즈마의 영향에 의한 불순물 입자가 발생되어 웨이퍼에 불량을 야기할 수 있다. 따라서 본 발명은 플라즈마 반응실 내부로 노출되는 플랜지의 면에 세라믹 방호 링이 장착된 감광막 제거 장치를 제공한다. 세라믹 방호 링에 의하여 알루미늄 플랜지는 플라즈마의 영향으로부터 보호되며 불순물 입자의 발생이 방지된다. 따라서 반도체 웨이퍼의 수율이 향상되며, 감광막 제거 장치의 신뢰도 및 공정의 생산성이 향상된다.

公开(公告)号：KR1019980039918A

公开(公告)日：1998-08-17

申请号：KR1019960059036

申请日：1996-11-28

Applicant: 삼성전자주식회사

Inventor： 정용진

IPC: H03M7/00

Abstract: 여기에 개시되는 병렬 듀얼 베이시스 유한 필드 곱셈기는 제 1의 입력 원소의 계수 신호들이 각각 인가되는 복수 개의 제 1의 신호 라인들과; 제 2 입력 원소의 계수들이 각각 인가되는 복수 개의 제 2의 신호 라인들과; 상기 제 2 신호 라인들과 교호적으로 신장하고 모듈로 함수값 신호들이 각각 인가되는 복수 개의 제 3의 신호 라인들 및; 행들과 열들로 배열되는 동일한 구조의 복수 개의 프로덕트 셀들의 매트릭스를 포함한다. 동일한 셀들과 완전 인접 배선 기술을 이용한 본 발명의 병렬 유한 곱셈기 구조는 고속 곱셈의 실행과 곱셈 능력 확장의 용이성 및 칩 면적의 축소를 가져온다.

公开(公告)号：KR1020080040246A

公开(公告)日：2008-05-08

申请号：KR1020060107943

申请日：2006-11-02

Applicant: 삼성전자주식회사

Inventor： 문태호 ,  김상영 ,  김길백 ,  정용진

IPC: H01L21/60

CPC classification number: H01L24/85 ,  H01L23/4952 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L24/78 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/4846 ,  H01L2224/48471 ,  H01L2224/48475 ,  H01L2224/48479 ,  H01L2224/48599 ,  H01L2224/48644 ,  H01L2224/48699 ,  H01L2224/48744 ,  H01L2224/49111 ,  H01L2224/78301 ,  H01L2224/85051 ,  H01L2224/85205 ,  H01L2224/85444 ,  H01L2224/85986 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01028 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2224/85186 ,  H01L2924/00 ,  H01L2224/48227 ,  H01L2924/00015 ,  H01L2224/4554

Abstract: A wire bonding method for a semiconductor package is provided to form a thin semiconductor package by performing a stitch bonding process without forming a loop height on a bonding pad. A ball bump(118) is formed on a bonding pad(116) formed on a semiconductor chip(112) by using a capillary(120) capable of supplying a wire(122). The wire is cut from the ball bump by the capillary. The capillary is transferred to an interconnection corresponding to the bonding pad on the semiconductor chip to perform a stitch bonding process on the wire supplied from the capillary so that the wire is stitched to the interconnection. After the capillary is transferred over the ball bump formed on the bonding pad, the wire is bonded to the surface of the ball bump by a stitch bonding process. The wire is cut from the ball bump.

Abstract translation: 提供一种用于半导体封装的引线接合方法，通过在接合焊盘上形成环路高度进行缝合接合工艺来形成薄的半导体封装。 通过使用能够供应导线（122）的毛细管（120），在形成在半导体芯片（112）上的焊盘（116）上形成球凸点（118）。 电线通过毛细管从球凸块切割。 将毛细管转移到与半导体芯片上的接合焊盘相对应的互连件上，以对从毛细管供给的导线进行针脚接合处理，从而将线缝合到互连。 在将毛细管转移到形成在焊盘上的球凸起之后，通过缝合接合工艺将导线接合到球凸块的表面。 电线从球凸块切割。

公开(公告)号：KR1020050119414A

公开(公告)日：2005-12-21

申请号：KR1020040044496

申请日：2004-06-16

Applicant: 삼성전자주식회사

Inventor： 이택훈 ,  김길백 ,  정용진 ,  장환영

IPC: H01L23/12 ,  H01L25/065

CPC classification number: H01L25/074 ,  H01L21/56 ,  H01L23/28 ,  H01L23/49816 ,  H01L24/28 ,  H01L24/44

Abstract: 2개의 에지 패드형 반도체 칩을 포함하는 스택 패키지 및 그 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 따른 스택 패키지는 패키지용 기판, 제1 및 제2 반도체 칩, 제1 및 제2 접착제층, 다수의 본딩 와이어 및 봉지용 수지를 포함하는데, 패키지용 기판은 그것을 관통하는 한 쌍의 윈도우 채널이 서로 평행하게 양측 가장자리에 형성되어 있으며, 밑면에는 다수의 연결 패드 및 다수의 접속 패드를 구비한다. 그리고, 패키지용 기판의 상면에는 제1 접착제층, 제1 반도체 칩, 제2 접착제층 및 제2 반도체 칩이 순차적으로 접착되어 있다. 또한, 본딩 와이어가 윈도우 채널을 통하여 패키지용 기판과 제1 및 제2 반도체 칩을 전기적으로 연결하도록 구성되어 있다.