公开(公告)号：KR100301702B1

公开(公告)日：2001-10-29

申请号：KR1019980052957

申请日：1998-12-03

Applicant: 한국전자통신연구원

Inventor： 김성운 ,  한우종 ,  윤석한

IPC: G06F15/16

Abstract: 본 발명은 병렬컴퓨터시스템에 관한 것으로서, 특히 CC-NUMA(Cache Coherent - Non Uniform Memory Access) 컴퓨터시스템에서 사용 가능한 단일 어드레스 맵을 구현하기 위한 장치 및 방법에 관한 것이다.
이러한 본 발명은, 상기 프로세싱 노드는 하나의 마스터 프로세서와, 다수의 슬래이브 프로세서, 프로세서 버스, 메모리 및 어드레스 맵 구현장치를 포함하며, 상기 어드레스 맵 구현장치는, 상기 프로세싱 노드의 어드레스 범위를 지정하는 메모리 맵 레지스터와, 상기 어드레스를 메모리 자원의 특징에 맞는 어드레스로 변환하는 메모리 맵 분석기, 상기 프로세싱 노드에 부여된 고유의 노드 식별자를 저장하는 노드 번호 레지스터, 상기 프로세싱 노드의 마스터/슬래이브 노드 여부를 저장하는 마스터/슬래이브 레지스터, 상기 프로세싱 노드의 단일 메모리 맵의 진행 상태를 표시하는 노드 구성 레지스터, 상기 프로세싱 노드가 포함된 전체 시스템의 단일 어드레스 맵을 저장하는 노드 어드레스 변환테이블, 및 상기 상호연결망과 프로세싱 노드간의 � ��보를 교환할 수 있도록 하는 상호연결망 인터페이스를 포함하는 병렬컴퓨터시스템의 단일 어드레스 맵 구현장치를 제공한다.

公开(公告)号：KR100301112B1

公开(公告)日：2001-09-06

申请号：KR1019980049354

申请日：1998-11-18

Applicant: 한국전자통신연구원

Inventor： 최성훈 ,  한우종 ,  윤석한 ,  박경

IPC: G06F15/16

Abstract: 본 발명은 1개의 그래픽처리기와 다수의 일반처리기로 구성되는 단일칩 다중 프로세서에서 그래픽 처리기의 스케쥴러 구조 및 스케쥴링 방법에 관한 것으로, 다수의 일반 처리기에서 1개의 그래픽처리기로 그래픽명령어들이 이슈될 때 그래픽 명령어의 유효성 여부를 판단하는 태그 신호를 생성하기 위한 다수의 태그 세트 로직과 태그 세트 로직으로부터 생성되는 태그 신호 및 히스토리 정보 신호를 이용하여 그래픽 명령어를 스케쥴링하여, 그래픽 명령어가 처리될 수 있는지의 여부를 다수의 일반 처리기로 각각 통보하기 위한 준비 신호를 발생하고, 그래픽 명령어의 스케쥴링이 완료될 때마다 다수의 일반 처리기로 일반 처리기 선택 신호를 각각 전송하며, 그래픽 처리 기능 블럭으로 기능 블럭 선택 신호를 전송하는 스테이트 머신을 포함하여 � �성되는 단일칩 다중 프로세서에서 그래픽 처리기 스케쥴러의 하드웨어 구조 및 스케쥴링 방법이 개시된다.

公开(公告)号：KR1020010056536A

公开(公告)日：2001-07-04

申请号：KR1019990058025

申请日：1999-12-15

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한종석 ,  기안도 ,  한우종 ,  윤석한 ,  오길록

IPC: G06F12/08

CPC classification number: G06F12/0828 ,  G06F2212/2542

Abstract: PURPOSE: A cache controller is provided to increase a cache using rate by providing a plurality of dual port buffers, thereby controlling a transaction buffering by a minimum control overhead. CONSTITUTION: A WE1 signal(311), a WE0 signal(312), a WA bus signal(313), a WD bus signal(314), a WCLK clock signal(315) etc. are applied to a dual port transaction buffer(300) from a writing module unit through a writing port. An OE1 signal(321), an OE0 signal(322) and a RA bus signal(323) are applied to the dual port transaction buffer(300) from a reading module unit(320) through a reading port. A RD bus signal(324) is applied to the reading module unit(320) from the dual port transaction buffer(300). The WE1 signal(311) is a writing enable signal with respect to an entry 1(301) of the dual port transaction buffer(300). The WE0 signal(312) is a writing enable signal with respect to an entry 0(302) of the dual port transaction buffer(300). The WA bus signal(313) is a bus signal designating an entry address of the dual port transaction buffer(300). The WD bus signal(314) is a bus signal transmitting data to be stored in an entry. The WCLK clock signal(315) is a square wave clock signal used in synchronous operations of a writing port. The OE1 signal(321) is a reading enable signal with respect to an entry 1(301) of the dual port transaction buffer(300). The OE0 signal(322) is a reading enable signal with respect to an entry 0(302) of the dual port transaction buffer(300). The RA bus signal(323) is a bus signal designating an entry address of the dual port transaction buffer(300). The RD bus signal(324) is a bus signal transmitting data read in an entry. The reading port reads buffer data asynchronously without a clock signal.

Abstract translation: 目的：提供高速缓存控制器以通过提供多个双端口缓冲器来增加高速缓存使用速率，从而以最小控制开销来控制事务缓冲。 构成：将WE1信号（311），WE0信号（312），WA总线信号（313），WD总线信号（314），WCLK时钟信号（315）等应用于双端口事务缓冲器 300）从写入模块单元通过写入端口。 通过读取端口，从读取模块单元（320）将OE1信号（321），OE0信号（322）和RA总线信号（323）应用于双端口事务缓冲器（300）。 从双端口事务缓冲器（300）将RD总线信号（324）应用于读取模块单元（320）。 WE1信号（311）是相对于双端口事务缓冲器（300）的条目1（301）的写使能信号。 WE0信号（312）是相对于双端口事务缓冲器（300）的条目0（302）的写使能信号。 WA总线信号（313）是指定双端口事务缓冲器（300）的入口地址的总线信号。 WD总线信号（314）是发送要存储在条目中的数据的总线信号。 WCLK时钟信号（315）是在写入端口的同步操作中使用的方波时钟信号。 OE1信号（321）是相对于双端口事务缓冲器（300）的条目1（301）的读取使能信号。 OE0信号（322）是相对于双端口事务缓冲器（300）的条目0（302）的读取使能信号。 RA总线信号（323）是指定双端口事务缓冲器（300）的入口地址的总线信号。 RD总线信号（324）是发送在条目中读取的数据的总线信号。 读取端口不需要时钟信号异步读取缓冲器数据。

公开(公告)号：KR1020000032810A

公开(公告)日：2000-06-15

申请号：KR1019980049407

申请日：1998-11-18

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  윤석한

IPC: G06F9/46

Abstract: PURPOSE: An interrupt request controller for single signal interrupt processor and interrupt method is disclosed to expedite the input and output of single interrupt signal to the SSIR(Single Signal Interrupt Processor). CONSTITUTION: An IRC(Interrupt Request Controller) for SSIR(Single Signal Interrupt Processor) and interrupt method begins with ICR(Interrupt Control Register)'s beat value being 0(s301). IRC checks if ICR's TR bit is 1(s302), if 1 select ICR's TA value as 1, send ITYPE value to IRC as 11(s303), and go to (s310). If not 1, IRC checks if ICR's SR bit is 1(s304) and if SR bit is 1, set ICR's SR bit as 1(s305), send INTR signal as 1 to the processor and ITYPE signal of 10 to IRC, and go to (s310). If SR bit is not 1 in (s304), IRC checks if ICR's IA bit is 1(s306), if 1 set ICR's IA bit as 1, send INTR signal as 1 to the processor and ITYPE signal as 01 to IRC, then go to (s310). If not 1 in (s306), IRC checks if ICR's NR bit is 1, if not 1, repeat (s302) or (s308) and if 1, set ICR's NA bit as 1, send INTR signal of 1 to processor and ITYPE signal as 00 to IRC(s309), check if IACK signal sent by IRC is 1(s310). If 1 in (s310), set ICR's TA bit, SA bit, IA bit, and NA bit as 0, output INTR signal as 0, go to (s301). If not 1 in (s310), restart from (s301).

Abstract translation: 目的：公开一种用于单信号中断处理器和中断方法的中断请求控制器，以加速对SSIR（单信号中断处理器）的单个中断信号的输入和输出。 构成：SSIR（单信号中断处理器）的IRC（中断请求控制器）和中断方法以ICR（中断控制寄存器）的拍频值为0（s301）开始。 IRC检查ICR的TR位是否为1（s302），如果1选择ICR的TA值为1，则向ITC发送ITYPE值为11（s303），并转到（s310）。 如果不是1，IRC检查ICR的SR位是否为1（s304），如果SR位为1，则将ICR的SR位设置为1（s305），将INTR信号作为1发送给处理器，将ITYPE信号发送到IRC，并转到 到（s310）。 如果（s304）中的SR位不为1，则IRC检查ICR的IA位是否为1（s306），如果1将ICR的IA位设置为1，则将INTR信号作为1发送给处理器，将ITYPE信号作为01发送到IRC，然后转到 到（s310）。 如果在（s306）中不是1，则IRC检查ICR的NR位是否为1，如果不是1，重复（s302）或（s308），如果1将ICR的NA位设置为1，则将INTR信号发送到处理器和ITYPE信号 作为00到IRC（s309），检查IRC发送的IACK信号是否为1（s310）。 如果在（s310）中为1，则将ICR的TA位，SA位，IA位和NA位设置为0，将INTR信号输出为0，转到（s301）。 如果不是（s310）中的1，请从（s301）重新启动。

公开(公告)号：KR100243093B1

公开(公告)日：2000-02-01

申请号：KR1019970046099

申请日：1997-09-08

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  신상석 ,  윤석한

IPC: H04L12/28

Abstract: 본 발명은 여러 개의 노드가 이중 상호연결망으로 연결된 병렬 컴퓨터 시스템의 각 노드에 존재하는 메시지 송신 인터페이스에서, 2 개의 송신 포트에 대한 4 개의 송신 제어기로부터의 사용 요구를 중재하는 포트 중재 장치 및 그 중재 방법에 관한 것이다.
포트 중재 장치는 4 개의 포트 선택기와 2 개의 포트 중재기를 포함하고 있는데, 포트 선택기는 송신 제어기로부터 포트 사용 요구가 들어오면 두 개의 포트중 하나를 선택하여 포트 중재기에게 알려주는 역할을 수행하며, 포트 중재기는 송신 제어기들로부터의 요구를 중재하여 하나의 송신 제어기에게 포트의 사용권을 부여하는 제어 동작을 수행한다.
본 발명은 각 노드에서 이중 상호연결망으로 연결된 두 개의 송신 포트에 대한 송신 제어기들로부터의 사용 요구를 효율적으로 중재하는 장치 및 방법을 제시한 것으로, 클럭 단위(clock-level)로 두 포트의 상태를 점검하여 신속하고 효과적으로 포트 중재를 수행함으로써 두 송신 포트의 이용률을 극대화할 수 있으며, 궁극적으로 이중 상호연결망의 이용률을 높이고 노드간 메시지 전송 시간을 줄이고 메시지 전송률(bandwidth)을 증대시키는 효과를 얻게 되어 이중 상호연결망으로 연결된 병렬 컴퓨터 시스템의 전체 성능을 높이는데 기여한다.

公开(公告)号：KR1019990052573A

公开(公告)日：1999-07-15

申请号：KR1019970072066

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 김중배 ,  윤석한 ,  김진표 ,  김용연

IPC: G06F12/08 ,  G06F11/00

Abstract: 본 발명은 패리티 엔진을 이용한 고속 디스테이징(Destaging) 방법에 관한 것으로, 특히 VRAM 패리티 엔진을 이용한 고속 디스크 어레이 제어기에서 발생하는 쓰기 성능 저하를 최소화하기 위한 디스크 어레이의 캐쉬 구성과 관리를 위한 고속 디스테이징 방법에 관한 것이다.
본 발명에 따른 디스크 캐쉬는 읽기 캐쉬, 쓰기캐쉬, 디스테이징 캐쉬로 구성된다. 이때, 쓰기 캐슁을 쓰기캐쉬와 디스테이징 캐쉬로 나누어 처리한다. 디스테이징 캐쉬는 데이터 블록에다가 중간 패리티를 위한 한 개의 블록만 더 가짐으로써 메모리를 더 적게 사용하고, 쓰기캐쉬에 더 많은 블록 할당이 가능하게 함으로써 캐쉬 적중률을 높일 수 있다. 쓰기 요구는 우선 일단 쓰기캐쉬에 저장된 후에 쓰기캐쉬가 꽉 찬 경우(FULL) 향후 가장 사용될 것 같지 않은 블록들을 디스테이징 캐쉬로 옮긴다. 디스테이징이 요구되면 디스테이징 캐쉬에서 가장 최근에 사용되지 않은 블록들을 선택해 한번의 패리티 연산과 두번의 쓰기 동작만으로 디스테이징이 가능하다. 또 디스테이징 시 블록 패리티 연산은 듀얼 포트(dual port)를 가지는 VRAM 기반 패리티 엔진을 사용하여 계산 속도를 높이고 프로세서의 부담을 줄일 수 있다.

公开(公告)号：KR100205074B1

公开(公告)日：1999-06-15

申请号：KR1019960062703

申请日：1996-12-07

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  심원세 ,  한우종 ,  윤석한 ,  임기욱

IPC: H04L12/851 ,  H04L12/823

Abstract: 본 발명은 플릿(flit) 단위 cut-through 방식의 경로제어를 수행하는 크로스바 상호연결망에 적합한 크로스바 라우팅 스위치를 구성하는 중재 요청 제어 장치 그 제어방법에 관한 것으로서, 본 발명의 중재 요청 장치가 적용되는 크로스바 라우팅 스위치는 독자적인 패킷 형태와 경로 제어 방법을 가지고 있으며 망 제어 기능등 여러가지 독자적인 기능을 제공한다. 본 발명은 상기 크로스바 라우팅 스위치의 기능중 데이터 패킷의 태그 플릿을 해석하여 일반 패킷 전송, 긴급 패킷 전송, 그리고 브로드캐스트 전송을 구분하여 해당 전송의 중재를 요청하는 기능과, 망 제어 패킷의 경우 해당 포트를 분리 또는 결합시키는 기능, 그리고 정의된 형태의 태그가 아니거나 잘못된 목적지 주소로 데이터 전송을 요구하는 경우 패킷을 자동적으로 제거하는 패킷 제거 신호 구동기능을 수행하는 중재 요청 장치의 중재요청 제어방법을 제공하는 것이다. 또한 본 발명은 기존의 단순한 목적지 주소 해석 기능외에 상기 부가적인 기능들을 제공하므로써, 고기능의 크로스바 라우팅 스위치를 구현할 수 있다.

公开(公告)号：KR1019990040320A

公开(公告)日：1999-06-05

申请号：KR1019970060662

申请日：1997-11-17

Applicant: 한국전자통신연구원

Inventor： 남영진 ,  이재경 ,  김해진 ,  윤석한

IPC: H04L29/06 ,  H04L29/10

Abstract: 본 발명은 고속병렬컴퓨터의 XNIF에서 코러스 IPC 메시지의 분해 및 조립 방법에 관한 것이다.
종래 기술들로는 LAN, WAN 등과 같은 일반 네트워크 상에서도 메시지를 송수신할 때에 메시지의 분해 및 조립 방법들이 사용되고 있다. 그러나, 이들 방법들은 TCP/IP와 같은 해당 특정 프로토콜과 특정 하드웨어에 국한된 것이며, 또한 코러스 IPC 메시지와 같은 메시지 처리를 효과적으로 할 수 없다.
본 발명에서는 송신하고자 하는 코러스 IPC 메시지의 크기가 제어 메시지보다 크면, 이 메시지를 제어 메시지 크기로 된 프레임으로 분해하고, 분해에 따른 부가 정보를 헤더를 프레임에 포함시킨다. 수신측에서는 분해되어 전송된 프레임에 대해서 헤더 정보를 통하여 프레임을 수신측의 해당 메모리 영역에 전달한다. 이 헤더 정보는 각 메시지가 송신측에서 수신측으로 비순차적, 여러 메시지에 속하는 프레임들이 동시에 한 송신측에서 수신 노드로 전달될 경우에도 처리할 수 있도록 해준다.

公开(公告)号：KR1019990038043A

公开(公告)日：1999-06-05

申请号：KR1019970057667

申请日：1997-11-03

Applicant: 한국전자통신연구원

Inventor： 윤석한 ,  박종원 ,  박진원

IPC: G06F15/16

Abstract: 본 발명은 다수개의 병렬처리 컴퓨터 시스템을 상호 연결하여 클러스터로 운영하고자 할 때, 병렬처리 컴퓨터 시스템들을 크로스바 스위치로 허니컴(Honeycomb) 구조로 연결하여 컴퓨터 시스템의 갯수를 확장시킬 수 있는 병렬처리 컴퓨터 시스템의 연결 방법에 관한 것이다.
종래의 클러스터 연결 구조인 버스 방식 및 링 방식은 시스템의 구현이 용이하다는 장점이 있는 반면에, 많은 갯수의 컴퓨터 노드들이 데이터 전송로를 공유하는 방식이므로, 노드의 수가 증가함에 따라 정보의 교환량이 증가하게 되어 연결할 수 있는 시스템의 갯수가 제한된다.
따라서, 본 발명은 병렬처리 컴퓨터 시스템들을 크로스바 스위치로 허니컴 구조로 연결하여 시스템의 갯수를 확장 시킬 수 있도록 한 병렬처리 컴퓨터 시스템의 연결 방법을 제시한다.

公开(公告)号：KR100176078B1

公开(公告)日：1999-05-15

申请号：KR1019960058190

申请日：1996-11-27

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  신상석 ,  윤석한

IPC: G06F13/38

Abstract: 본 발명은 메시지 전달 컴퓨터 시스템에서 패킷 상호 연결망을 통한 노드간 메시지 전송에 관한 것으로, 수신 메시지에 대한 전송 응답을 송신 노드에게 효과적으로 회신하기 위해 메시지 송신 인터페이스에 전송 응답 회신 제어기를 형성하여 별도의 프로세서를 사용하지 않고 하드웨어적으로 직접 제어함으로써 전송 응답을 신속하게 전송할 수 있는 전송 응답 회신 제어기 및 그 제어 방법이 제시된다.