公开(公告)号：KR100656346B1

公开(公告)日：2006-12-11

申请号：KR1020050034911

申请日：2005-04-27

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  백인복 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L27/115

CPC classification number: H01L21/28185 ,  B82Y10/00 ,  G11C16/0466 ,  H01L21/265 ,  H01L21/28282 ,  H01L29/7881 ,  H01L29/792

Abstract: 이동 전하를 이용한 비휘발성 메모리 소자 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 게이트 유전막을 형성하는 단계, 상기 게이트 유전막 상에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 양전하를 가지는 이온 또는 수소 이온을 상기 게이트 유전막 내로 플라즈마 도핑(doping)시켜 상기 게이트 유전막 내에 이동 이온 전하들을 분포시키는 단계, 상기 게이트 유전막 상에 문턱 전압의 조절을 위해 상기 이동 이온 전하들의 상기 게이트 유전막 내의 분포를 제어하는 제어 전압이 인가될 게이트를 형성하는 단계, 및 상기 게이트에 인근하는 상기 반도체 기판 부분에 소스/드레인 영역들을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
MOSFET, 비휘발성 메모리, 이동 전하, 플라즈마 도핑, 게이트 유전막

公开(公告)号：KR1020060067091A

公开(公告)日：2006-06-19

申请号：KR1020050034030

申请日：2005-04-25

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  백인복 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/336

Abstract: 충돌 이온화를 이용한 트랜지스터 및 그 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 게이트 유전막, 게이트 및 제1 및 제2 측벽 스페이서를 형성하고, 반도체 기판에 불순물을 경사 이온 주입하여 게이트 및 제1 및 제2스페이서에 마스킹(masking)되어 제1스페이서로부터 이격된 제1불순물층 및 제2스페이서 아래에 중첩되게 연장된 제2불순물층을 형성한다. 상호 간의 사이의 반도체 기판 영역을 이온화 영역으로 설정하는 소스 및 드레인을 제1 및 제2스페이서에 각각 자기 정렬되게 반도체 기판 상에 형성한다. 이때, 소스가 이온화 영역과 쇼트키 접합(schottky junction)을 이루게 제1금속 실리사이드막을 포함하여 형성되고, 드레인이 제2스페이서 아래에 중첩되는 제2불순물층 부분 및 제2불순물층 영역과 저항성 접촉(ohmic contact)을 이루게 제2스페이서에 정렬되는 제2실리사이드막을 포함하여 형성된다.
충돌 이온화, 애벌랜치 항복, 실리사이드, 쇼트키 장벽, 비대칭 소스 드레인

公开(公告)号：KR100551942B1

公开(公告)日：2006-02-20

申请号：KR1020030097068

申请日：2003-12-26

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  오지훈 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/336

Abstract: 본 발명은 (110) 면방향을 갖는 SOI (Silicon-On-Insulator) 기판을 이용한 초미세 반도체 소자 및 그 제조 방법에 관한 것이다. 실리콘 기판, 매몰 산화층 및 실리콘층이 적층된 구조의 기판을 준비하는 단계와, 소스 및 드레인이 형성될 영역의 상기 실리콘층에 불순물 이온을 주입하는 단계와, 채널이 형성될 영역의 상기 실리콘층을 소정 깊이 식각하여 도랑을 형성하는 단계와, 상기 도랑의 양측벽에 불순물 이온이 도핑된 산화막 측벽을 형성하는 단계와, 상기 실리콘층에 주입된 이온과 상기 산화막 측벽에 도핑된 이온의 내부 확산에 의해 상기 도랑 양측부의 상기 실리콘층에 소스 및 드레인 영역이 형성되는 동시에 상기 산화막 측벽 하부의 상기 실리콘층에 소스 및 드레인 확장영역이 형성되도록 열처리하는 단계와, 전체 상부면에 게이트 절연막을 형성한 후 채널영역의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
MOSFET, (011), SOI, 이온주입, 고체상확산, 고유전율 절연막, 금속 게이트

公开(公告)号：KR100523839B1

公开(公告)日：2005-10-27

申请号：KR1020020061073

申请日：2002-10-07

Applicant: 한국전자통신연구원

Inventor： 이성재 ,  박경완 ,  조원주 ,  장문규 ,  정우석

IPC: H01L21/027 ,  B82Y40/00

CPC classification number: H01L21/32137 ,  H01L21/3065

Abstract: 본 발명은 건식 리소그라피 방법 및 이를 이용한 게이트 패턴 형성방법을 제시한다. 본 발명은, 실리콘으로 이루어진 패턴전사 대상물을 준비하는 단계와, 상기 패턴전사 대상물에 대하여 남아 있기를 원하는 부분에 전자선을 선택적으로 조사하는 단계 및 상기 전자선이 조사된 부분과 상기 전자선이 조사되지 않은 부분의 식각 속도차를 이용한 반응이온식각 공정을 실시하여 전자선이 조사되지 않은 부분의 상기 패턴전사 대상물을 제거하는 단계를 포함하는 건식 리소그라피 방법을 제공한다. 본 발명에 의하면, 습식 공정을 하나도 포함하지 않는 건식 공정이기 때문에 리소그라피를 포함하는 다수의 공정을 통합한 클러스터 시스템의 구성을 가능하게 하고, 공정 도중 웨이퍼를 대기에 노출시키지 않음으로서 차후 나노 크기의 신뢰도가 높은 가공 공정 및 생산 비용 절감에 유리하다.

公开(公告)号：KR100509948B1

公开(公告)日：2005-08-24

申请号：KR1020030020478

申请日：2003-04-01

Applicant: 한국전자통신연구원

Inventor： 조원주 ,  이성재 ,  양종헌 ,  오지훈 ,  임기주

IPC: H01L29/78

CPC classification number: H01L29/66772 ,  H01L29/78621 ,  H01L29/78654

Abstract: 고상 확산법에 의하여 형성된 얕은 확장 영역 및 깊은 접합 영역으로 구성되는 소스/드레인 영역을 갖추고 초미세 채널을 가지는 SOI MOSFET 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 MOSFET 소자의 제조 방법에서는 서로 다른 불순물로 도핑된 제1 및 제2 실리콘 산화막을 이용하여 소스/드레인 영역을 구성하는 얕은 확장 영역 및 깊은 접합 영역을 동시에 형성한다. 제2 불순물이 도핑된 제2 실리콘 산화막의 두께 및 식각량을 조절함으로써 소자의 실효 채널 길이를 감소시킬 수 있다. 게이트 전극을 형성하기 전에 소스/드레인 영역을 기판에 미리 형성하므로 채널에서의 불순물 분포의 제어가 용이하다. 소스/드레인 영역의 불순물 활성화 공정이 생략될 수 있으므로 소자의 문턱전압 변동을 방지할 수 있고, 고체 상태에서 불순물을 확산시키기 때문에 기판의 결정 결함이 발생되지 않으며, 따라서 접합을 통한 누설 전류를 줄일 수 있다.

公开(公告)号：KR1020050001193A

公开(公告)日：2005-01-06

申请号：KR1020030042766

申请日：2003-06-27

Applicant: 한국전자통신연구원

Inventor： 조원주 ,  이성재 ,  양종헌 ,  오지훈 ,  임기주 ,  안창근

IPC: H01L29/78

CPC classification number: H01L29/78696 ,  H01L21/28114 ,  H01L21/30608 ,  H01L29/045 ,  H01L29/1033 ,  H01L29/42376 ,  H01L29/4908 ,  H01L29/66553 ,  H01L29/66636 ,  H01L29/66772

Abstract: PURPOSE: An ultra-fine channel field effect transistor is provided to form a fine channel without using an additional mask or complicated etch equipment by using a difference of an etch characteristic according to a plane orientation of silicon. CONSTITUTION: A silicon wire channel region is of a cubic structure. A source/drain junction is formed by a silicon conductive layer(60) formed at both sides of the silicon wire channel region. A gate electrode(100) is formed on the silicon wire channel region by interposing a gate insulation layer with a high dielectric constant. A source/drain electrode(110,120) is connected to the source/drain junction.

Abstract translation: 目的：提供超细沟道场效应晶体管，以通过使用根据硅的平面取向的蚀刻特性的差异而不使用附加掩模或复杂蚀刻设备来形成精细沟道。 构成：硅线通道区域是立方结构。 源极/漏极结由形成在硅线沟道区域的两侧的硅导电层（60）形成。 通过插入具有高介电常数的栅极绝缘层，在硅导线沟道区上形成栅电极（100）。 源/漏电极（110,120）连接到源极/漏极结。

公开(公告)号：KR100429296B1

公开(公告)日：2004-04-29

申请号：KR1020020054210

申请日：2002-09-09

Applicant: 한국전자통신연구원

Inventor： 정우석 ,  이성재 ,  조원주 ,  장문규

IPC: H01L21/338

CPC classification number: H01L21/67207 ,  H01L29/66848

Abstract: A deposition apparatus comprises: first chamber having first substrate holder, halogen lamp, and substrate door; second chamber having temperature-adjustable second substrate holder, middle film, elevating portion, and metal deposition portion; pumping portions connected to first and second chambers; gas injecting portions; and connecting portion. Deposition apparatus comprises: first chamber having first substrate holder provided in the lower portion of the first chamber for mounting sample, halogen lamp provided in the upper portion of the first chamber for irradiating lamp light to the sample, and substrate door where sample passes; second chamber having temperature-adjustable second substrate holder provided in the lower portion of the second chamber for mounting the sample, middle film provided in the middle portion of the second chamber for dividing the chamber into upper and lower portions, elevating portion attached to second substrate holder for moving the second substrate holder into upper or lower portion on the basis of the middle film, and metal deposition portion provided in the upper portion of the second chamber; pumping portions connected to first and second chambers for adjusting the pressures; gas injecting portions connected to first and second chambers for injecting gas at a certain amount; and connecting portion for allowing the sample to reciprocally move between first and second chambers. The connecting portion includes a gate valve. An independent claim is also included for a method of manufacturing semiconductor device using the deposition apparatus comprising: cleaning a substrate where semiconductor structure is formed using first chamber; moving the substrate into second chamber after cleaning the substrate; and depositing a metal film (10).

Abstract translation: 沉积设备包括：具有第一衬底支架，卤素灯和衬底门的第一室; 具有温度可调节的第二衬底支架，中间膜，升降部分和金属沉积部分的第二室; 泵送部分，连接到第一和第二腔室; 气体注入部分; 和连接部分。 沉积装置包括：第一腔室，具有设置在第一腔室的下部用于安装样品的第一基板支架，设置在第一腔室的上部用于向样品照射灯光的卤素灯，以及样品通过的基板门; 设置在第二腔室的下部用于安装样品的具有温度可调节的第二基板支架的第二腔室，设置在第二腔室的中间部分中的中间膜，用于将腔室分成上部分和下部分，提升部分连接到第二基板 以所述中间膜为基准将所述第二基板保持器移动到上部或下部的保持器;以及设置在所述第二室的上部的金属沉积部分; 连接到第一和第二腔室的泵部分用于调节压力; 连接到第一和第二室的气体喷射部分，用于喷射一定量的气体; 以及连接部分，用于使样品在第一室和第二室之间往复移动。 连接部分包括闸阀。 还包括使用该沉积设备制造半导体器件的方法的独立权利要求，该方法包括：使用第一室清洁形成半导体结构的衬底; 在清洁基板之后将基板移入第二腔室; 并沉积金属膜（10）。

公开(公告)号：KR100401130B1

公开(公告)日：2003-10-10

申请号：KR1020010016190

申请日：2001-03-28

Applicant: 한국전자통신연구원

Inventor： 조원주 ,  이성재 ,  박경완

IPC: H01L29/78

CPC classification number: H01L29/78642 ,  H01L27/1203 ,  Y10S977/712 ,  Y10S977/721 ,  Y10S977/723 ,  Y10S977/887

Abstract: The present invention relates to an ultra small size vertical MOSFET device having a vertical channel and a source/drain structure and a method for the manufacture thereof by using a silicon on insulator (SOI) substrate. To begin with, a first silicon conductive layer is formed by doping an impurity of a high concentration into a first single crystal silicon layer. Thereafter, a second single crystal silicon layer with the impurity of a low concentration and a second silicon conductive layer with the impurity of the high concentration are formed on the first silicon conductive layer. The second single crystal silicon layer and the second silicon conductive layer are vertically patterned into a predetermined configuration. Subsequently, a gate insulating layer is formed on entire surface. Then, an annealing process is carried out to diffuse the impurities in the first silicon conductive layer and the second silicon conductive layer into the second single crystal layer, thereby forming a source contact, a drain contact and a vertical channel. Finally, a gate electrode is formed on side walls of the vertical channel.

Abstract translation: 具有垂直沟道和源极/漏极结构的超小尺寸垂直MOSFET器件及其制造方法技术领域本发明涉及一种具有垂直沟道和源极/ 首先，通过向第一单晶硅层中掺杂高浓度的杂质形成第一硅导电层。 之后，在第一硅导电层上形成具有低浓度杂质的第二单晶硅层和具有高浓度杂质的第二硅导电层。 第二单晶硅层和第二硅导电层垂直构图成预定的构造。 随后，在整个表面上形成栅极绝缘层。 然后，执行退火工艺以将第一硅导电层和第二硅导电层中的杂质扩散到第二单晶层中，从而形成源极接触，漏极接触和垂直沟道。 最后，在垂直沟道的侧壁上形成栅电极。

公开(公告)号：KR100397370B1

公开(公告)日：2003-09-13

申请号：KR1020010066742

申请日：2001-10-29

Applicant: 한국전자통신연구원

Inventor： 이성재 ,  조원주 ,  박경완

IPC: H01L21/265

CPC classification number: H01L29/66598 ,  H01L21/2255 ,  H01L21/3115 ,  H01L21/31155 ,  H01L29/6659

Abstract: A method of fabricating an integrated circuit having shallow junctions is provided. A SOG layer containing impurities is formed on a semiconductor substrate. Impurity ions are additionally implanted into the SOG layer by a plasma ion implantation method to increase the concentration of impurities in the SOG layer. The impurity ions contained in the SOG layer having the increased concentration of impurities are rapidly heat-treated and diffused into the semiconductor substrate by a solid phase diffusion method to form shallow junctions. As a result, the concentration of impurities is precisely controlled by the plasma ion implantation method, and impurity ions are not directly implanted into the semiconductor substrate. Thus, the crystal structure of the semiconductor substrate is not damaged. Moreover, if the method of fabricating the integration circuit having the shallow junctions is applied after a gate electrode is formed, a LDD region and a highly doped source/drain region can be formed by a self-aligned method.

Abstract translation: 提供了一种制造具有浅结的集成电路的方法。 包含杂质的SOG层形成在半导体衬底上。 杂质离子通过等离子体离子注入方法另外注入到SOG层中以增加SOG层中杂质的浓度。 杂质浓度增加的SOG层中包含的杂质离子被快速热处理并通过固相扩散方法扩散到半导体衬底中以形成浅结。 结果，通过等离子体离子注入法精确地控制杂质浓度，并且杂质离子不直接注入到半导体衬底中。 因此，半导体衬底的晶体结构不被损坏。 而且，如果在形成栅电极之后施加具有浅结的集成电路的制造方法，则可以通过自对准方法形成LDD区和高掺杂源极/漏极区。

公开(公告)号：KR1020030062076A

公开(公告)日：2003-07-23

申请号：KR1020020002497

申请日：2002-01-16

Applicant: 한국전자통신연구원

Inventor： 장문규 ,  조원주 ,  이성재 ,  박경완

IPC: H01L21/336 ,  B82Y40/00

CPC classification number: H01L29/78648 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/78654

Abstract: PURPOSE: A method for fabricating a nano transistor is provided to arbitrarily control a threshold voltage of a n-type metal oxide semiconductor(NMOS) transistor and a p-type metal oxide semiconductor(PMOS) transistor by applying a voltage to a silicon-on-insulator(SOI) substrate. CONSTITUTION: The first impurity ions are implanted into a predetermined region of the SOI substrate having a silicon substrate(21), a buried oxide layer and a silicon layer to form the first well in a predetermined region on the silicon substrate. The second impurity ion implantation process is performed on another region of the SOI substrate to form the second well in another region on the silicon substrate. After a predetermined region of the silicon layer is removed, the first and second gate electrodes having a gate insulation layer(28) and a conductive layer are formed in a predetermined region on the remaining silicon layer. The first and second sources/drains are formed in a predetermined region on the remaining silicon layer. An insulation layer(33) is formed and partially etched to form the first contact hole exposing the first and second wells. A predetermined region of the insulation layer is etched to form the second contact hole exposing the first gate electrode, the second gate electrode and the source/drain. A metal layer is formed to fill the first and second contact holes and is patterned to form a metal interconnection(35).

Abstract translation: 目的：提供一种制造纳米晶体管的方法，通过向硅上施加电压来任意地控制n型金属氧化物半导体（NMOS）晶体管和p型金属氧化物半导体（PMOS）晶体管的阈值电压 - 绝缘体（SOI）衬底。 构成：将第一杂质离子注入到具有硅衬底（21），掩埋氧化物层和硅层的SOI衬底的预定区域中，以在硅衬底上的预定区域中形成第一阱。 在SOI衬底的另一区域上执行第二杂质离子注入工艺以在硅衬底上的另一区域中形成第二阱。 在除去硅层的预定区域之后，在剩余硅层上的预定区域中形成具有栅极绝缘层（28）和导电层的第一和第二栅电极。 第一和第二源极/漏极形成在剩余硅层上的预定区域中。 形成绝缘层（33）并部分蚀刻以形成暴露第一和第二阱的第一接触孔。 蚀刻绝缘层的预定区域以形成暴露第一栅极电极，第二栅极电极和源极/漏极的第二接触孔。 形成金属层以填充第一和第二接触孔并被图案化以形成金属互连（35）。