公开(公告)号：JP2006215592A

公开(公告)日：2006-08-17

申请号：JP2004311995

申请日：2004-10-27

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： DOERING ANDREAS C ,  DRAGONE SILVIO ,  HERKERSDORF ANDREAS ,  HOFMANN RICHARD G ,  KUHLMANN CHARLES E

IPC: G06F9/30 ,  G06F9/38 ,  G06F9/54

Abstract: PROBLEM TO BE SOLVED: To provide a method and device for dynamically programming FPGA during execution of an application. SOLUTION: The method for dynamically programming FPGA (field programmable gate array)210 in a co-processor connected to a processor comprises steps of starting execution of the application by the processor; receiving an instruction which requests execution of a function for the application from the processor by the co-processor; determining that the FPGA in the co-processor is not programmed with a function logic; fetching a configuration bit stream for function; and programming the FPGA with the configuration bit stream 220. Therefore, the FPGA can be dynamically programmed during execution of the application. The application can further frequently use advantages of acceleration and resource sharing by hardware provided by the FPGA. COPYRIGHT: (C)2006,JPO&NCIPI

Abstract translation: 要解决的问题：提供在应用程序执行期间动态编程FPGA的方法和设备。 解决方案：在与处理器连接的协处理器中动态编程FPGA（现场可编程门阵列）210）的方法包括由处理器开始执行应用程序的步骤; 从协处理器接收从处理器请求执行应用功能的指令; 确定协处理器中的FPGA未用功能逻辑编程; 获取配置位流的功能; 并使用配置位流220对FPGA进行编程。因此，FPGA可以在应用程序执行期间动态编程。 该应用可以进一步经常使用FPGA提供的硬件加速和资源共享的优势。 版权所有（C）2006，JPO＆NCIPI

公开(公告)号：AU2021252200B2

公开(公告)日：2024-05-02

申请号：AU2021252200

申请日：2021-03-17

Applicant: IBM

Inventor： VISEGRADY TAMAS ,  DRAGONE SILVIO ,  OSBORNE MICHAEL ,  PALMER ELAINE

IPC: H04L9/20

Abstract: A key identifier that identifies a cryptographic key is transmitted to a cryptographic coprocessor. A first set of attributes is received from the cryptographic coprocessor. The first set of attributes and a second set of attributes are serialized into a first sequence of attributes. The first sequence of attributes are stored to an attribute frame. One or more attributes in the second set of attributes are associated with the cryptographic key and originate from a key attribute storage of the key management system. The second set of attributes is different from the first set of attributes. The first sequence of attributes is transmitted to the cryptographic coprocessor. A first message authentication code (MAC) calculated from the first sequence of attributes is received from the cryptographic coprocessor. The attribute frame is verified by comparing the first MAC, or a value derived from the first MAC, to a reference value.

公开(公告)号：DE112016003031T5

公开(公告)日：2018-03-22

申请号：DE112016003031

申请日：2016-09-13

Applicant: IBM

Inventor： BRODSKY WILLIAM LOUIS ,  PEETS MICHAEL ,  LONG DAVID CLIFFORD ,  KRABBENHOFT ROGER SCOTT ,  DRAGONE SILVIO ,  OGGIONI STEFANO SERGIO ,  SANTIAGO-FERNANDEZ WILLIAM

IPC: H05K5/02

Abstract: Elektronische Schaltungen, Elektronikbausteine und Fertigungsverfahren werden bereitgestellt. Die elektronische Schaltung beinhaltet eine mehrschichtige Leiterplatte und einen auf Manipulation ansprechenden Sensor, der in die Leiterplatte integriert ist. Der auf Manipulation ansprechende Sensor definiert zumindest zum Teil einen sicheren Raum, der der mehrschichtigen Leiterplatte zugehörig ist. Bei bestimmten Implementierungen beinhaltet der auf Manipulation ansprechende Sensor mehrere auf Manipulation ansprechende Schichten, die in die Leiterplatte integriert sind, die zum Beispiel einen oder mehrere auf Manipulation ansprechende Rahmen und eine oder mehrere auf Manipulation ansprechende Unterlagenschichten beinhalten, wobei der/die auf Manipulation ansprechende(n) Rahmen zumindest zum Teil oberhalb der auf Manipulation ansprechenden Unterlagenschicht(en) angeordnet ist/sind, die gemeinsam den sicheren Raum definieren, wo er sich in die mehrschichtige Leiterplatte erstreckt. Bei bestimmten Ausführungsformen ist eine oder sind mehrere der auf Manipulation ansprechenden Schichten in mehrere getrennte auf Manipulation ansprechende Schaltungsbereiche unterteilt, wobei die auf Manipulation ansprechenden Schichten, die die Schaltungsbereiche beinhalten, mit Überwachungsschaltungen innerhalb des sicheren Raums elektrisch verbunden sind.

公开(公告)号：AU2021252200A1

公开(公告)日：2022-07-28

申请号：AU2021252200

申请日：2021-03-17

Applicant: IBM

Inventor： VISEGRADY TAMAS ,  DRAGONE SILVIO ,  OSBORNE MICHAEL ,  PALMER ELAINE

IPC: H04L9/20

Abstract: A key identifier that identifies a cryptographic key is transmitted to a cryptographic coprocessor. A first set of attributes is received from the cryptographic coprocessor. The first set of attributes and a second set of attributes are serialized into a first sequence of attributes. The first sequence of attributes are stored to an attribute frame. One or more attributes in the second set of attributes are associated with the cryptographic key and originate from a key attribute storage of the key management system. The second set of attributes is different from the first set of attributes. The first sequence of attributes is transmitted to the cryptographic coprocessor. A first message authentication code (MAC) calculated from the first sequence of attributes is received from the cryptographic coprocessor. The attribute frame is verified by comparing the first MAC, or a value derived from the first MAC, to a reference value.

公开(公告)号：DE102012217312A1

公开(公告)日：2013-04-11

申请号：DE102012217312

申请日：2012-09-25

Applicant: IBM

Inventor： CONDORELLI VINCENZO ,  DRAGONE SILVIO ,  FERNANDEZ WILLIAM S ,  VISEGRADY TAMAS

IPC: G06F21/57

Abstract: Ein Verfahren zum Aktualisieren von Abbildern von Code in einem System beinhaltet das Urladen eines ersten Abbilds eines Codes mit einem Teilsystem-Prozessor, das Empfangen eines zweiten Abbilds des Codes, das Durchführen einer Sicherheits- und Zuverlässigkeitsprüfung des zweiten Abbilds des Codes mit dem Teilsystem-Prozessor, das Feststellen, ob die Sicherheits- und Zuverlässigkeitsprüfung des zweiten Abbilds des Codes erfolgreich ist, das Speichern des zweiten Abbilds des Codes in einer ersten Speichereinheit als Reaktion auf die Feststellung, dass die Sicherheits- und Zuverlässigkeitsprüfung des zweiten Abbilds des Codes erfolgreich ist, das Festlegen des zweiten Abbilds des Codes als ein aktives Abbild und das Senden des zweiten Abbilds des Codes an eine zweite Speichereinheit, wobei die zweite Speichereinheit mit der ersten Speichereinheit und einem Hauptprozessor kommunikativ verbunden ist.

公开(公告)号：IT201600072154A1

公开(公告)日：2018-01-11

申请号：IT201600072154

申请日：2016-07-11

Applicant: IBM

Inventor： OGGIONI STEFANO ,  DRAGONE SILVIO ,  HAGLEITNER CHRISTOPH

公开(公告)号：GB2523341A

公开(公告)日：2015-08-26

申请号：GB201403018

申请日：2014-02-20

Applicant: IBM

Inventor： ANGERER CHRISTOPH MARTIN ,  BEKAS KONSTANTINOS ,  DRAGONE SILVIO ,  GIEFERS HEINER ,  POLIG RAPHAEL ,  HAGLEITNER CHRISTOPH ,  CURIONI ALESSANDRO

IPC: G06F17/16 ,  G06F17/12

Abstract: An iIterative refinement apparatus is provided for generating data defining a solution vector x for a linear system represented by Ax = b, where A is a predetermined matrix and b is a predetermined vector. An outer solver (2, Fig 1) processes input data, defining the matrix A and vector b, in accordance with an outer loop of an iterative refinement method to generate said data defining the solution vector x. An inner solver (3, Fig 1) processes data items in accordance with an inner loop of the iterative refinement method. The inner solver is operable for processing said data items having variable bit-width and data format. A precision controller (4, Fig 1) determines the bit-widths and data formats of the data items adaptively in dependence on results of processing steps during progress of the iterative refinement method. The precision controller 4 is adapted to control operation of the inner solver 3 for processing said data items with the bit-widths and data formats so determined.

公开(公告)号：DE112021000709T5

公开(公告)日：2022-12-01

申请号：DE112021000709

申请日：2021-03-17

Applicant: IBM

Inventor： VISEGRADY TAMAS ,  DRAGONE SILVIO ,  OSBORNE MICHAEL ,  PALMER ELAINE

IPC: G06F21/60

Abstract: Es wird eine Schlüsselkennung, die einen Verschlüsselungsschlüssel kennzeichnet, an einen Verschlüsselungskoprozessor übertragen. Ein erster Satz von Attributen wird von dem Verschlüsselungskoprozessor empfangen. Der erste Satz von Attributen und ein zweiter Satz von Attributen werden zu einer ersten Folge von Attributen serialisiert. Die erste Folge von Attributen wird in einem Attribut-Datenübertragungsblock gespeichert. Ein oder mehrere Attribute in dem zweiten Satz von Attributen sind dem Verschlüsselungsschlüssel zugehörig und stammen aus einem Schlüsselattributspeicher des Schlüsselverwaltungssystems. Der zweite Satz von Attributen unterscheidet sich von dem ersten Satz von Attributen. Die erste Folge von Attributen wird an den Verschlüsselungskoprozessor übermittelt. Ein erster Nachrichtenauthentifizierungscode (MAC), der aus der ersten Folge von Attributen berechnet wird, wird von dem Verschlüsselungskoprozessor empfangen. Der Attribut-Datenübertragungsblock wird überprüft, indem der erste MAC oder ein von dem ersten MAC abgeleiteter Wert mit einem Bezugswert verglichen wird.

公开(公告)号：DE102012217312B4

公开(公告)日：2021-02-04

申请号：DE102012217312

申请日：2012-09-25

Applicant: IBM

Inventor： CONDORELLI VINCENZO ,  DRAGONE SILVIO ,  FERNANDEZ WILLIAM S ,  VISEGRADY TAMAS

IPC: G06F21/57

Abstract: Verfahren zum Aktualisieren von Abbildern von Code in einem System (100), das ein Teilsystem (104) und ein Hauptprozessorsystem (102) aufweist, wobei das Teilsystem eine erste Speichereinheit (130) und einen Teilsystem-Prozessor (126) aufwiest, der kommunikativ mit der ersten Speichereinheit verbunden ist, wobei das Hauptprozessorsystem eine zweite Speichereinheit (116) und einen Hauptprozessor (106) aufwiest, der kommunikativ mit der zweiten Speichereinheit verbunden ist, wobei das Verfahren Folgendes, das mit dem Teilsystem-Prozessor ausgeführt wird, aufweist:Urladen eines ersten Abbilds (132) eines Codes (118) in einen ersten Speicherplatz der ersten Speichereinheit, wobei das erste Abbild als aktives Abbild eines Codes festgelegt ist, der in der zweiten Speichereinheit des Hauptprozessorsystems gespeichert ist und durch den Hauptprozessor verwendet wird;Empfangen (206) eines zweiten Abbilds (134) des Codes von einem Host-Prozessor (101), der mit dem Teilsystem-Prozessor kommunikativ verbunden ist;Durchführen (208) einer Sicherheits- und Zuverlässigkeitsprüfung des zweiten Abbilds des Codes;Feststellen (210), ob die Sicherheits- und Zuverlässigkeitsprüfung des zweiten Abbilds des Codes erfolgreich ist; undals Reaktion auf die Feststellung, dass die Sicherheits- und Zuverlässigkeitsprüfung des zweiten Abbilds des Codes erfolgreich ist:Speichern (214) des zweiten Abbilds des Codes in einem zweiten Speicherplatz der ersten Speichereinheit;Festlegen (220) des zweiten Abbilds des Codes als ein aktives Abbild anstatt des ersten Abbilds; undSenden (226) des zweiten Abbilds des Codes an die zweite Speichereinheit, wobei die zweite Speichereinheit mit dem zweiten Speicherplatz der ersten Speichereinheit kommunikativ selektiv verbunden wird und das Senden über diese Verbindung durchgeführt wird.

公开(公告)号：GB2523342A

公开(公告)日：2015-08-26

申请号：GB201403019

申请日：2014-02-20

Applicant: IBM

Inventor： ANGERER CHRISTOPH MARTIN ,  BEKAS KONSTANTINOS ,  DRAGONE SILVIO ,  POLIG RAPHAEL ,  HAGLEITNER CHRISTOPH ,  CURIONI ALESSANDRO

IPC: G06F17/12

Abstract: Conjugate gradient solver apparatus 2 is provided for generating data defining a solution vector x for a linear system represented by Ax = b where A is a predetermined matrix and b is a predetermined vector. Solver circuitry 6 of the apparatus processes input data, defining said matrix A and vector b, in accordance with an iterative conjugate gradient method to generate said data defining the solution vector x. The solver circuitry is adapted to process data items, corresponding to vectors used in said conjugate gradientmethod, having a variable fixed-point data format. A precision controller 7 of the apparatus determines the fixed-point data formats of respective said data items adaptively during progress of the conjugate gradient method in the solver circuitry 6. The solver apparatus may be implemented by a field programmable gate array (FPGA). The adaptive fixed-point format variation allows good results to be achieved while exploiting the simple, fast, and power-efficient operations available with fixed-point processing.