公开(公告)号：DE112018002948B4

公开(公告)日：2023-01-12

申请号：DE112018002948

申请日：2018-07-16

Applicant: GLOBALFOUNDRIES INC ,  IBM ,  SAMSUNG ELECTRONICS CO LTD

Inventor： FAN SU CHEN ,  PRANATHARTHIHARAN BALASUBRAMANIAN ,  GREENE ANDREW ,  XIE RUILONG ,  RAYMOND MARK VICTOR ,  LIAN SEAN

IPC: H01L21/8234

Abstract: Verfahren zum Bilden von selbstausgerichteten Kontakten, wobei das Verfahren die folgenden Schritte in der aufgeführten Reihenfolge aufweist:Bilden einer Schicht (104) aus einem Abstandshaltermaterial auf einem Substrat (102);Strukturieren der Schicht aus einem Abstandshaltermaterial unter Verwendung eines Seitenwand-Bild-Transfer (SIT), um mehrere Gate-Seitenwand-Abstandshalter (104a) auf dem Substrat (102) zu bilden;Einbetten der Gate-Seitenwand-Abstandshalter in einem Dielektrikum (602);Bilden von Gate-Gräben durch selektives Entfernen des Dielektrikums aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen Gates gebildet werden;Bilden der Gates (1002) in den Gate-Gräben;Bilden von Kontaktgräben durch selektives Entfernen des Dielektrikums aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen die selbstausgerichteten Kontakte gebildet werden; undBilden der selbstausgerichteten Kontakte (1502) in den Kontaktgräben.

公开(公告)号：DE102016205180B4

公开(公告)日：2019-08-22

申请号：DE102016205180

申请日：2016-03-30

Applicant: IBM

Inventor： FAN SU CHEN ,  KANAKASABAPATHY SIVANANDA K ,  OK INJO ,  YAMASHITA TENKO

IPC: H01L21/8234 ,  H01L21/336 ,  H01L27/088 ,  H01L27/092 ,  H01L29/78

Abstract: Verfahren zum Bilden einer Transistor-Struktur mit mehreren Schwellenspannungen, wobei das Verfahren aufweist:Bilden von wenigstens einem schmalen Kanal (205) und wenigstens einem langen Kanal (207) auf einer Finne (12), wobei das Finnen-Material auf einem Substrat (10) abgeschieden wird, wobei Abstandshalter (18) auf der Finne (12) den wenigstens einen schmalen Kanal und den wenigstens einen langen Kanal definieren, wobei eine epitaxiale Schicht (14) auf der Finne (12) gebildet wird, und wobei eine Schicht (16) aus einem Zwischenschicht-Dielektrikum auf der epitaxialen Schicht gebildet wird;Abscheiden eines dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) und dem wenigstens einen langen Kanal (207);Abscheiden einer Metallschicht (220) auf dem dielektrischen Material (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) und dem wenigstens einen langen Kanal (207);Zurücksetzen einer Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) nach einem Durchführen eines Schutz-Prozesses, um den wenigstens einen langen Kanal (207) zu schützen;Entfernen der Metallschicht (220) von dem wenigstens einen schmalen Kanal und dem wenigstens einen langen Kanal nach dem Zurücksetzen der Höhe des dielektrischen Materials (20) mit dem hohen k in dem wenigstens einen schmalen Kanal (205);Abscheiden eines Metalls (22) mit einer Austrittsarbeit (220) in dem wenigstens einen schmalen Kanal (205) und dem wenigstens einen langen Kanal (207);Abscheiden eines Leitungsmetalls (24) für ein Gate, um den wenigstens einen schmalen Kanal (205) und den wenigstens einen langen Kanal (207) zu füllen; undAbscheiden einer Abdeckschicht (26) auf einer Oberseite der Abstandshalter (18), der Schicht aus einem Zwischenschicht-Dielektrikum (16), des Metalls (22) mit einer Austrittsarbeit und des Leitungsmetalls (24) für das Gate.

公开(公告)号：DE112018002948T5

公开(公告)日：2020-04-02

申请号：DE112018002948

申请日：2018-07-16

Applicant: GLOBALFOUNDRIES INC ,  IBM ,  SAMSUNG ELECTRONICS CO LTD

Inventor： FAN SU CHEN ,  PRANATHARTHIHARAN BALASUBRAMANIAN ,  GREENE ANDREW ,  XIE RUILONG ,  RAYMOND MARK VICTOR ,  LIAN SEAN

IPC: H01L21/8238

Abstract: Es werden Techniken zum Bilden von selbstausgerichteten Kontakten durch Bilden von Gate-Seitenwand-Abstandshaltern und Gates vor einem Bilden der Kontakte bereitgestellt, wobei bei einem Aspekt ein Verfahren zum Bilden von selbstausgerichteten Kontakten die Schritte beinhaltet: Bilden von mehreren Gate-Seitenwand-Abstandshaltern auf einem Substrat; Einbetten der Gate-Seitenwand-Abstandshalter in einem Dielektrikum; Bilden von Gate-Gräben durch selektives Entfernen des Dielektrikums aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen Gates gebildet werden; Bilden der Gates in den Gate-Gräben; Bilden von Kontaktgräben durch selektives Entfernen des Dielektrikums aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen die selbstausgerichteten Kontakte gebildet werden; sowie Bilden der selbstausgerichteten Kontakte in den Kontaktgräben. Außerdem wird eine Struktur einer Einheit bereitgestellt, die selbstausgerichtete Kontakte aufweist.

公开(公告)号：DE112018000914T5

公开(公告)日：2019-11-07

申请号：DE112018000914

申请日：2018-04-19

Applicant: IBM

Inventor： LIU ZUOGUANG ,  FAN SU CHEN ,  WU HENG ,  YAMASHITA TENKO

IPC: H01L29/66

Abstract: Ausführungsformen sind auf ein Verfahren und resultierende Strukturen für einen vertikalen Feldeffekttransistor (VFET) mit einem eingebetteten unteren Metallkontakt ausgerichtet. Ein Halbleiter-Fin wird auf einem dotierten Bereich eines Substrats gebildet. Ein Teil des dotierten Bereichs benachbart zu dem Halbleiter-Fin wird zurückgesetzt, und auf dem zurückgesetzten Teil wird ein eingebetteter Kontakt gebildet. Ein Material für die leitfähige Leiste wird derart gewählt, dass eine Leitfähigkeit des eingebetteten Kontakts höher als eine Leitfähigkeit des dotierten Bereichs ist.

公开(公告)号：DE112021006341B4

公开(公告)日：2024-12-12

申请号：DE112021006341

申请日：2021-10-26

Applicant: IBM

Inventor： KANG TSUNG-SHENG ,  RAHMAN ARDASHEIR ,  LI TAO ,  FAN SU CHEN

IPC: H01L27/092 ,  H01L21/8238 ,  H03K19/0948

Abstract: Halbleiterstruktur, aufweisend:zwei oder mehrere vertikale Finnen,eine untere epitaktische Schicht (312), die einen unteren Abschnitt mindestens einer ersten der zwei oder mehreren vertikalen Finnen umgibt,eine erste obere epitaktische Schicht (342), die einen oberen Abschnitt der ersten der zwei oder mehreren vertikalen Finnen umgibt,eine zweite obere epitaktische Schicht (342), die einen oberen Abschnitt einer zweiten der zwei oder mehreren vertikalen Finnen umgibt,eine erste gemeinsame epitaktische Schicht (326), die einen mittleren Abschnitt der ersten der zwei oder mehreren vertikalen Finnen umgibt,eine zweite gemeinsame epitaktische Schicht (326), die einen mittleren Abschnitt der zweiten der zwei oder mehreren vertikalen Finnen umgibt,eine erste Metallschicht, die die erste gemeinsame epitaktische Schicht (326) umgibt,eine zweite Metallschicht, die die zweite gemeinsame epitaktische Schicht (326) umgibt, undeine dielektrische Zwischenschicht (330) zwischen der ersten Metallschicht und der zweiten Metallschicht,eine Verbindungsschicht, die die untere epitaktische Schicht (312) und zumindest die erste obere epitaktische Schicht (342) berührt, wobei die Verbindungsschicht an einer lateralen Seite der zwei oder mehreren vertikalen Finnen angeordnet ist, wobei die erste und die zweite gemeinsame epitaktische Schicht (346) jeweils eine horizontale Dicke im Bereich von 5 bis15 nm aufweist, und wobei die erste und die zweite Metallschicht jeweils eine horizontale Dicke aufweist, die je nach Art der für die gemeinsame epitaktische Schicht erforderlichen Verbindungen variiert.

公开(公告)号：DE112011102943B4

公开(公告)日：2016-04-14

申请号：DE112011102943

申请日：2011-11-16

Applicant: IBM

Inventor： FAN SU CHEN ,  HORAK DAVID VACLAV ,  STANDAERT THEODORUS EDUARDUS

IPC: H01L21/768 ,  H01L21/283 ,  H01L21/336 ,  H01L23/522 ,  H01L29/417

Abstract: Verfahren zum Ausbilden eines Ersatzmetall-Gates (701), das aufweist: Ausbilden eines Dummy-Gates (102) auf einer Oberseite eines Substrats (101) und eines ersten Satzes von Abstandselementen (103) angrenzend an Seitenwände des Dummy-Gates; Verringern einer Höhe des ersten Satzes der Abstandselemente, um damit aus dem ersten Satz der Abstandselemente einen zweiten Satz von Abstandelementen mit einer verringerten Höhe (203) zu erstellen und einen oberen Abschnitt der Seitenwände des Dummy-Gates freizulegen; Abscheiden einer Ätzstoppschicht (301), die die Abstandselemente mit der verringerten Höhe und den freigelegten oberen Abschnitt der Seitenwände des Dummy-Gates bedeckt; Abscheiden einer ersten dielektrischen Zwischenebenen-Schicht (401), die die Abstandselemente mit der verringerten Höhe und zumindest einen Abschnitt des freigelegten oberen Abschnitts der Seitenwände des Dummy-Gates bedeckt; und Absenken einer oberen Fläche der ersten Zwischenebenen-Schicht durch Planarisierung auf eine Ebene (501) oberhalb der Abstandselemente mit der verringerten Höhe und innerhalb eines Bereichs des oberen Abschnitts der Seitenwände, wodurch die Ätzstoppschicht von einer oberen Fläche des Dummy-Gates entfernt und eine Öffnung in der Ätzstoppschicht erstellt wird, um das Dummy-Gate von einer Oberseite davon freizulegen; und Entfernen eines vorhandenen Gate-Materials des Dummy-Gates aus der Öffnung und Ersetzen durch ein neues Gate-Material, um ein Ersatzmetall-Gate (701) auszubilden.

公开(公告)号：DE112011102943T5

公开(公告)日：2013-07-04

申请号：DE112011102943

申请日：2011-11-16

Applicant: IBM

Inventor： FAN SU CHEN ,  HORAK DAVID VACLAV ,  STANDAERT THEODORUS EDUARDUS

IPC: H01L21/768 ,  H01L21/336

Abstract: Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zum Ausbilden eines randlosen Kontakts (1001) für einen Transistor in einem Ersatzmetall-Gate-Prozess bereit. Das Verfahren beinhaltet ein Ausbilden eines Gates (102) auf einer Oberseite eines Substrats und ein Ausbilden von Abstandselementen (103) angrenzend an Seitenwände des Gates; ein Verringern einer Höhe der Abstandselemente, um einen oberen Abschnitt der Seitenwände des Gates freizulegen; ein Abscheiden einer Ätzstoppschicht (301), die die Abstandselemente und den oberen Abschnitt der Seitenwände des Gates bedeckt; ein Erstellen einer Öffnung (601) auf einer Ebene oberhalb der Abstandselemente und in dem oberen Abschnitt der Seitenwände, um das Gate freizulegen; und ein Ersetzen des Materials des Gates aus der Öffnung durch ein neues Gate-Material (701), wodurch ein Ersatz-Gate ausgebildet wird. Durch das Verfahren wird des Weiteren eine Durchkontaktierungsöffnung (901) in einer dielektrischen Zwischenebenenschicht erstellt, die das Gate und die Abstandselemente umgibt, wobei die Durchkontaktierungsöffnung die Ätzstoppschicht freilegt; die Ätzstoppschicht wird entfernt und die Durchkontaktierungsöffnung mit einem Metallmaterial gefüllt, um einen randlosen Kontakt auszubilden.

公开(公告)号：DE112018000914B4

公开(公告)日：2022-02-17

申请号：DE112018000914

申请日：2018-04-19

Applicant: IBM

Inventor： LIU ZUOGUANG ,  FAN SU CHEN ,  WU HENG ,  YAMASHITA TENKO

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/66 ,  H01L29/78

Abstract: Verfahren (1200) zur Herstellung einer Halbleitereinheit (200), wobei das Verfahren umfasst:Bilden (1202) eines Halbleiter-Fin (202) auf einem dotierten Bereich (204) eines Substrats (206);Bilden eines leitfähigen Gates (210) über einem Kanalbereich des Halbleiter-Fin;Bilden eines unteren Abstandshalters (214) zwischen dem dotierten Bereich und dem leitfähigen Gate;Zurücksetzen (1204) eines Teils des dotierten Bereichs; undBilden (1206) eines eingebetteten Kontakts (800) auf dem zurückgesetzten Teil des dotierten Bereichs, wobei der eingebettete untere Kontakt etwa 3 nm bis etwa 5 nm unter den unteren Abstandshalter zurückgesetzt ist;wobei eine Leitfähigkeit des eingebetteten Kontakts höher als eine Leitfähigkeit des dotierten Bereichs ist.

公开(公告)号：DE102016205180A1

公开(公告)日：2016-10-06

申请号：DE102016205180

申请日：2016-03-30

Applicant: IBM

Inventor： FAN SU CHEN ,  KANAKASABAPATHY SIVANANDA K ,  OK INJO ,  YAMASHITA TENKO

IPC: H01L21/8234 ,  H01L21/336 ,  H01L27/088 ,  H01L27/092 ,  H01L29/78

Abstract: Es wird eine Technik für eine Transistor-Struktur mit mehreren Schwellenspannungen bereitgestellt. Ein schmaler Kanal und ein langer Kanal werden auf einer Fin gebildet. Auf der Fin wird eine epitaxiale Schicht gebildet, und auf der epitaxialen Schicht wird eine Schicht aus einem Zwischenschicht-Dielektrikum gebildet. Abstandshalter auf der Fin definieren den schmalen Kanal und den langen Kanal. In dem schmalen und dem langen Kanal wird ein dielektrisches Material mit einem hohen k abgeschieden. Eine Metallschicht wird auf dem dielektrischen Material mit einem hohen k in dem schmalen und dem langen Kanal abgeschieden. Eine Höhe des dielektrischen Materials mit einem hohen k in dem schmalen Kanal wird zurückgesetzt. Die Metallschicht wird von dem schmalen und dem langen Kanal entfernt. In dem schmalen und dem langen Kanal wird ein Metall mit einer Austrittsarbeit abgeschieden. Es wird ein Leitungsmetall für ein Gate abgeschieden, um den schmalen Kanal und den langen Kanal zu füllen. Auf der Oberseite der Struktur wird eine Abdeckschicht abgeschieden.