公开(公告)号：DE102012220822B4

公开(公告)日：2013-09-26

申请号：DE102012220822

申请日：2012-11-15

Applicant: IBM

Inventor： STANDAERT THEODORUS EDUARDUS ,  CHENG KANGGUO ,  HARAN BALASUBRAMANIAN S ,  PONOTH SHOM ,  SEO SOON-CHEON ,  YAMASHITA TENKO

IPC: H01L21/336 ,  H01L29/78

Abstract: Es wird ein FinFET mit verbesserter Gate-Planarität und ein Herstellungsverfahren offenbart. Die Gate-Zone ist vor dem Entfernen jeglicher unerwünschter Finnen auf einer Struktur von Finnen angeordnet. Es können lithographische Techniken oder Ätztechniken oder eine Kombination von beiden angewendet werden, um die unerwünschten Finnen zu entfernen. Alle oder einige der verbleibenden Finnen können vereinigt werden.

公开(公告)号：GB2497185B

公开(公告)日：2013-12-11

申请号：GB201220942

申请日：2012-11-21

Applicant: IBM

Inventor： STANDAERT THEODORUS EDUARDUS ,  HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  YAMASHITA TENKO ,  SEO SOON-CHEON

IPC: H01L29/66

Abstract: A FinFET with improved gate planarity and method of fabrication is disclosed. The gate is disposed on a pattern of fins prior to removing any unwanted fins. Lithographic techniques or etching techniques or a combination of both may be used to remove the unwanted fins. All or some of the remaining fins may be merged.

公开(公告)号：GB2495606A

公开(公告)日：2013-04-17

申请号：GB201217771

申请日：2012-10-04

Applicant: IBM

Inventor： YAMASHITA TENKO ,  ANDO TAKASHI ,  STANDAERT THEODORUS EDUARDUS ,  KANAKASABAPATHY SIVANANDA ,  KULKARNI PRANITA ,  CHANG JOSEPHINE

IPC: H01L29/78 ,  H01L29/423

Abstract: A transistor, such as a FinFET, includes a gate structure 6, 102 disposed over a substrate. The gate structure has a width and also a length and a height defining two opposing sidewalls of the gate structure. The transistor further includes at least one electrically conductive channel between a source region and a drain region that passes through the sidewalls of the gate structure; a dielectric layer 310 disposed over the gate structure and portions of the electrically conductive channel that are external to the gate structure; and an air gap 314 underlying the dielectric layer. The air gap is disposed adjacent to the sidewalls of the gate structure and functions to reduce parasitic capacitance of the transistor. At least one method to fabricate the transistor is also disclosed.

公开(公告)号：DE112011102943B4

公开(公告)日：2016-04-14

申请号：DE112011102943

申请日：2011-11-16

Applicant: IBM

Inventor： FAN SU CHEN ,  HORAK DAVID VACLAV ,  STANDAERT THEODORUS EDUARDUS

IPC: H01L21/768 ,  H01L21/283 ,  H01L21/336 ,  H01L23/522 ,  H01L29/417

Abstract: Verfahren zum Ausbilden eines Ersatzmetall-Gates (701), das aufweist: Ausbilden eines Dummy-Gates (102) auf einer Oberseite eines Substrats (101) und eines ersten Satzes von Abstandselementen (103) angrenzend an Seitenwände des Dummy-Gates; Verringern einer Höhe des ersten Satzes der Abstandselemente, um damit aus dem ersten Satz der Abstandselemente einen zweiten Satz von Abstandelementen mit einer verringerten Höhe (203) zu erstellen und einen oberen Abschnitt der Seitenwände des Dummy-Gates freizulegen; Abscheiden einer Ätzstoppschicht (301), die die Abstandselemente mit der verringerten Höhe und den freigelegten oberen Abschnitt der Seitenwände des Dummy-Gates bedeckt; Abscheiden einer ersten dielektrischen Zwischenebenen-Schicht (401), die die Abstandselemente mit der verringerten Höhe und zumindest einen Abschnitt des freigelegten oberen Abschnitts der Seitenwände des Dummy-Gates bedeckt; und Absenken einer oberen Fläche der ersten Zwischenebenen-Schicht durch Planarisierung auf eine Ebene (501) oberhalb der Abstandselemente mit der verringerten Höhe und innerhalb eines Bereichs des oberen Abschnitts der Seitenwände, wodurch die Ätzstoppschicht von einer oberen Fläche des Dummy-Gates entfernt und eine Öffnung in der Ätzstoppschicht erstellt wird, um das Dummy-Gate von einer Oberseite davon freizulegen; und Entfernen eines vorhandenen Gate-Materials des Dummy-Gates aus der Öffnung und Ersetzen durch ein neues Gate-Material, um ein Ersatzmetall-Gate (701) auszubilden.

公开(公告)号：DE112011102943T5

公开(公告)日：2013-07-04

申请号：DE112011102943

申请日：2011-11-16

Applicant: IBM

Inventor： FAN SU CHEN ,  HORAK DAVID VACLAV ,  STANDAERT THEODORUS EDUARDUS

IPC: H01L21/768 ,  H01L21/336

Abstract: Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zum Ausbilden eines randlosen Kontakts (1001) für einen Transistor in einem Ersatzmetall-Gate-Prozess bereit. Das Verfahren beinhaltet ein Ausbilden eines Gates (102) auf einer Oberseite eines Substrats und ein Ausbilden von Abstandselementen (103) angrenzend an Seitenwände des Gates; ein Verringern einer Höhe der Abstandselemente, um einen oberen Abschnitt der Seitenwände des Gates freizulegen; ein Abscheiden einer Ätzstoppschicht (301), die die Abstandselemente und den oberen Abschnitt der Seitenwände des Gates bedeckt; ein Erstellen einer Öffnung (601) auf einer Ebene oberhalb der Abstandselemente und in dem oberen Abschnitt der Seitenwände, um das Gate freizulegen; und ein Ersetzen des Materials des Gates aus der Öffnung durch ein neues Gate-Material (701), wodurch ein Ersatz-Gate ausgebildet wird. Durch das Verfahren wird des Weiteren eine Durchkontaktierungsöffnung (901) in einer dielektrischen Zwischenebenenschicht erstellt, die das Gate und die Abstandselemente umgibt, wobei die Durchkontaktierungsöffnung die Ätzstoppschicht freilegt; die Ätzstoppschicht wird entfernt und die Durchkontaktierungsöffnung mit einem Metallmaterial gefüllt, um einen randlosen Kontakt auszubilden.

公开(公告)号：DE102012220822A1

公开(公告)日：2013-06-06

申请号：DE102012220822

申请日：2012-11-15

Applicant: IBM

Inventor： STANDAERT THEODORUS EDUARDUS ,  CHENG KANGGUO ,  HARAN BALASUBRAMANIAN S ,  PONOTH SHOM ,  SEO SOON-CHEON ,  YAMASHITA TENKO

IPC: H01L21/336 ,  H01L29/78

Abstract: Es wird ein FinFET mit verbesserter Gate-Planarität und ein Herstellungsverfahren offenbart. Die Gate-Zone ist vor dem Entfernen jeglicher unerwünschter Finnen auf einer Struktur von Finnen angeordnet. Es können lithographische Techniken oder Ätztechniken oder eine Kombination von beiden angewendet werden, um die unerwünschten Finnen zu entfernen. Alle oder einige der verbleibenden Finnen können vereinigt werden.

公开(公告)号：GB2495606B

公开(公告)日：2015-12-16

申请号：GB201217771

申请日：2012-10-04

Applicant: IBM

Inventor： YAMASHITA TENKO ,  ANDO TAKASHI ,  STANDAERT THEODORUS EDUARDUS ,  KANAKASABAPATHY SIVANANDA ,  KULKARNI PRANITA ,  CHANG JOSEPHINE

IPC: H01L29/78 ,  H01L29/423

Abstract: A transistor, for example a FinFET, includes a gate structure disposed over a substrate. The gate structure has a width and also a length and a height defining two opposing sidewalls of the gate structure. The transistor further includes at least one electrically conductive channel between a source region and a drain region that passes through the sidewalls of the gate structure; a dielectric layer disposed over the gate structure and portions of the electrically conductive channel that are external to the gate structure; and an air gap underlying the dielectric layer. The air gap is disposed adjacent to the sidewalls of the gate structure and functions to reduce parasitic capacitance of the transistor. At least one method to fabricate the transistor is also disclosed.

公开(公告)号：GB2497185A

公开(公告)日：2013-06-05

申请号：GB201220942

申请日：2012-11-21

Applicant: IBM

Inventor： STANDAERT THEODORUS EDUARDUS ,  HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  YAMASHITA TENKO ,  SEO SOON-CHEON

IPC: H01L29/66

Abstract: A method of fabricating a FinFET 200 is disclosed which comprises the steps of forming a plurality of fins on a dielectric substrate. A gate layer (208, figure 2A) is deposited over the fins. In some embodiments the fin hardmask that is present on the tops of each fin is removed from some of the fins prior to the deposition of the gate layer. A gate hardmask (210) is then deposited over the gate layer. A portion of the gate hardmask layer and gate layer are then removed. In some embodiments this removal step also removes portions of the fins underneath. In other embodiments portions 202A, 202B, 202C of a subset of fins are removed with an etch. The portion of the etched sacrificial fins that remain are called finlets 220. These finlets remain under the gate of the FinFET. In some embodiments the remaining fins are subsequently merged together.