公开(公告)号：AU2021238962A1

公开(公告)日：2022-08-25

申请号：AU2021238962

申请日：2021-02-17

Applicant: IBM

Inventor： KANG TSUNG-SHENG ,  LI TAO ,  RAHMAN ARDASHEIR ,  JOSEPH PRAVEEN ,  SESHADRI INDIRA ,  DE SILVA EKMINI ANUJA

IPC: H01L29/786 ,  H01L21/8238 ,  H01L27/092

Abstract: A semiconductor structure (100) includes a first semiconductor channel having a plurality of vertical nanowires (106) and a second semiconducting channel having a plurality of vertical nanowires (106). The first semiconducting channel and the second semiconducting channel are configured to be in a stacked configuration. The plurality of vertical nanowires (106) of the first semiconducting channel are configurated to be in alternating positions relative to the plurality of vertical nanowires (106) of the second semiconducting channel.

公开(公告)号：DE112021006341B4

公开(公告)日：2024-12-12

申请号：DE112021006341

申请日：2021-10-26

Applicant: IBM

Inventor： KANG TSUNG-SHENG ,  RAHMAN ARDASHEIR ,  LI TAO ,  FAN SU CHEN

IPC: H01L27/092 ,  H01L21/8238 ,  H03K19/0948

Abstract: Halbleiterstruktur, aufweisend:zwei oder mehrere vertikale Finnen,eine untere epitaktische Schicht (312), die einen unteren Abschnitt mindestens einer ersten der zwei oder mehreren vertikalen Finnen umgibt,eine erste obere epitaktische Schicht (342), die einen oberen Abschnitt der ersten der zwei oder mehreren vertikalen Finnen umgibt,eine zweite obere epitaktische Schicht (342), die einen oberen Abschnitt einer zweiten der zwei oder mehreren vertikalen Finnen umgibt,eine erste gemeinsame epitaktische Schicht (326), die einen mittleren Abschnitt der ersten der zwei oder mehreren vertikalen Finnen umgibt,eine zweite gemeinsame epitaktische Schicht (326), die einen mittleren Abschnitt der zweiten der zwei oder mehreren vertikalen Finnen umgibt,eine erste Metallschicht, die die erste gemeinsame epitaktische Schicht (326) umgibt,eine zweite Metallschicht, die die zweite gemeinsame epitaktische Schicht (326) umgibt, undeine dielektrische Zwischenschicht (330) zwischen der ersten Metallschicht und der zweiten Metallschicht,eine Verbindungsschicht, die die untere epitaktische Schicht (312) und zumindest die erste obere epitaktische Schicht (342) berührt, wobei die Verbindungsschicht an einer lateralen Seite der zwei oder mehreren vertikalen Finnen angeordnet ist, wobei die erste und die zweite gemeinsame epitaktische Schicht (346) jeweils eine horizontale Dicke im Bereich von 5 bis15 nm aufweist, und wobei die erste und die zweite Metallschicht jeweils eine horizontale Dicke aufweist, die je nach Art der für die gemeinsame epitaktische Schicht erforderlichen Verbindungen variiert.

公开(公告)号：AU2021291163A1

公开(公告)日：2022-11-24

申请号：AU2021291163

申请日：2021-06-04

Applicant: IBM

Inventor： LI TAO ,  KANG TSUNG-SHENG ,  XIE RUILONG ,  REZNICEK ALEXANDER ,  GLUSCHENKOV OLEG

IPC: H01L27/088

Abstract: Semiconductor device designs having a buried power rail (602) with a sloped epitaxy buried contact (1702) are provided. In one aspect, a semiconductor FET device includes: at least one gate disposed on a substrate (202); source and drains (906) on opposite sides of the at least one gate, wherein at least one of the source and drains (906) has a sloped surface (1402); a buried power rail (602) embedded in the substrate (202); and a buried contact (1702) that connects the buried power rail (602) to the sloped surface (1402) of the at least one source and drain (906). Sidewall spacers (502) separate the buried power rail (602) from the substrate (202). A top of the sloped surface (1402) of the at least one source and drain (906) is above a top surface of the buried contact (1702).Methods of forming a semiconductor FET device are also provided.

公开(公告)号：AU2021276898A1

公开(公告)日：2022-11-10

申请号：AU2021276898

申请日：2021-04-30

Applicant: IBM

Inventor： XIE RUILONG ,  RADENS CARL ,  CHENG KANGGUO ,  LI JUNTAO ,  GUO DECHAO ,  LI TAO ,  KANG TSUNG-SHENG

IPC: H01L29/78 ,  H01L21/336

Abstract: Methods and resulting structures for nanosheet devices having asymmetric gate stacks are disclosed. A nanosheet stack (102) is formed over a substrate (104). The nanosheet stack (102) includes alternating semiconductor layers (108) and sacrificial layers (110). A sacrificial liner (202) is formed over the nanosheet stack (102) and a dielectric gate structure (204) is formed over the nanosheet stack (102) and the sacrificial liner (202). A first inner spacer (302) is formed on a sidewall of the sacrificial layers (110). A gate (112) is formed over channel regions of the nanosheet stack (102). The gate (112) includes a conductive bridge that extends over the substrate (104) in a direction orthogonal to the nanosheet stack (102). A second inner spacer (902) is formed on a sidewall of the gate (112). The first inner spacer (302) is formed prior to the gate (112) stack, while the second inner spacer (902) is formed after, and consequently, the gate (112) stack is asymmetrical.

公开(公告)号：AU2021291163B2

公开(公告)日：2024-05-02

申请号：AU2021291163

申请日：2021-06-04

Applicant: IBM

Inventor： LI TAO ,  KANG TSUNG-SHENG ,  XIE RUILONG ,  REZNICEK ALEXANDER ,  GLUSCHENKOV OLEG

IPC: H01L27/088

Abstract: Semiconductor device designs having a buried power rail (602) with a sloped epitaxy buried contact (1702) are provided. In one aspect, a semiconductor FET device includes: at least one gate disposed on a substrate (202); source and drains (906) on opposite sides of the at least one gate, wherein at least one of the source and drains (906) has a sloped surface (1402); a buried power rail (602) embedded in the substrate (202); and a buried contact (1702) that connects the buried power rail (602) to the sloped surface (1402) of the at least one source and drain (906). Sidewall spacers (502) separate the buried power rail (602) from the substrate (202). A top of the sloped surface (1402) of the at least one source and drain (906) is above a top surface of the buried contact (1702).Methods of forming a semiconductor FET device are also provided.

公开(公告)号：DE112020000852T5

公开(公告)日：2021-11-18

申请号：DE112020000852

申请日：2020-04-28

Applicant: IBM

Inventor： JOSEPH PRAVEEN ,  LI TAO ,  SESHADRI INDIRA ,  DE SILVA EKMINI ANUJA

IPC: H01L21/336 ,  H01L29/78

Abstract: Halbleitereinheiten und Verfahren zu deren Herstellung umfassen ein Bilden einer ersten Dielektrikumsschicht um eine Halbleiterfinne herum, ausgebildet aus einem ersten Dielektrikumsmaterial, bis zu einer Zielhöhe, die niedriger ist als eine Höhe der Halbleiterfinne. Auf der ersten Dielektrikumsschicht wird eine zweite Dielektrikumsschicht abgeschieden und wird aus einem zweiten Dielektrikumsmaterial gebildet. Auf der zweiten Dielektrikumsschicht wird eine dritte Dielektrikumsschicht gebildet, ausgebildet aus dem ersten Dielektrikumsmaterial. Die zweite Dielektrikumsschicht wird weggeätzt, um einen Spalt auf der ersten Halbleiterfinne freizulegen. Ein Abschnitt der Halbleiterfinne, der in dem Spalt freigelegt ist, wird oxidiert, um eine Isolationsschicht zu bilden.