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    System, method, and computer program for probabilistic multilayer error correction of nand flash memory
    2.
    发明专利
    System, method, and computer program for probabilistic multilayer error correction of nand flash memory 有权
    NAND FLASH存储器的概念多层错误校正的系统，方法和计算机程序

    公开(公告)号：JP2012118979A

    公开(公告)日：2012-06-21

    申请号：JP2011256126

    申请日：2011-11-24

    Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

    Inventor： JAGMOHAN ASHISH ,  FRANCESCHINI MICHELE MARTINO ,  LUIS A LASTRAS-MONTANO ,  MAYANK SHARMA

    IPC: G06F12/16 ,  G06F11/10 ,  H03M13/29

    CPC classification number: G06F11/1012 ,  H03M13/2906 ,  H03M13/3715 ,  H03M13/3738

    Abstract: PROBLEM TO BE SOLVED: To provide a system, a method, and a computer program for retrieving data from a memory.SOLUTION: Disclosed is error correction of a NAND flash memory including a system for retrieving data from a memory. This system includes a decoder which communicates with the memory. The decoder is operative to implement a method including receiving a code word stored on a page of the memory, and the code word includes data and a check symbol of a first layer generated in accordance with the data. The method further includes determining that the code word includes an error which cannot be corrected using the check symbol of the first layer, and receives a check symbol of a second layer accordingly. The check symbol of the second layer is generated in accordance with the contents of other pages in the memory written before the page including the code word in response to reception of the data. The code word is corrected in accordance with the check symbol of the second layer. The corrected code word is output.

    Abstract translation: 要解决的问题：提供一种用于从存储器检索数据的系统，方法和计算机程序。 解决方案：公开了包括用于从存储器检索数据的系统的NAND闪存的错误校正。 该系统包括与存储器通信的解码器。 解码器用于实现包括接收存储在存储器的页面上的码字的方法，并且码字包括根据数据生成的数据和第一层的校验符号。 该方法还包括确定码字包括使用第一层的检查符号不能校正的错误，并且相应地接收第二层的检查符号。 第二层的检查符号根据接收到数据的包含代码字的页面之前写入的存储器中的其他页面的内容生成。 根据第二层的检查符号校正码字。 输出校正后的代码字。 版权所有（C）2012，JPO＆INPIT

    Halbleiter-Datenspeicherverwaltung
    3.
    发明专利
    Halbleiter-Datenspeicherverwaltung 未知

    公开(公告)号：DE112012005222T5

    公开(公告)日：2014-08-28

    申请号：DE112012005222

    申请日：2012-11-27

    Applicant: IBM

    Inventor： JAGMOHAN ASHISH ,  FRANCESCHINI MICHELE MARTINO

    IPC: G06F12/02 ,  G06F3/06

    Abstract: Halbleiter-Datenspeicherverwaltung für ein System, das eine Hauptplatine enthält, wobei eine von der Hauptplatine getrennte Halbleiter-Datenspeicherplatine bereitgestellt wird. Die Halbleiter-Datenspeicherplatine enthält eine Halbleiter-Arbeitsspeichereinheit und Halbleiter-Datenspeichereinheiten. Das System ist so konfiguriert, dass es ein Verfahren durchführt, das eine Übereinstimmung beinhaltet, die von einem auf der Hauptplatine befindlichen Software-Modul zwischen einer ersten logischen Adresse und einer ersten physischen Adresse in den Halbleiter-Datenspeichereinheiten hergestellt wird. Die Übereinstimmung zwischen der ersten logischen Adresse und der ersten physischen Adresse wird an einer Position in der Halbleiter-Arbeitsspeichereinheit gespeichert. Das Verfahren beinhaltet ferner ein Übersetzen der ersten logischen Adresse in die erste physische Adresse. Die Übersetzung wird von einem Adressübersetzermodul durchgeführt, das sich auf der Halbleiter-Datenspeicherplatine befindet, und beruht auf der zuvor hergestellten Übereinstimmung zwischen der ersten logischen Adresse und der ersten physischen Adresse.

    Variability aware wear leveling
    5.
    发明专利
    Variability aware wear leveling 未知

    公开(公告)号：GB2516575A

    公开(公告)日：2015-01-28

    申请号：GB201419159

    申请日：2013-06-12

    Applicant: IBM

    Inventor： FRANCESCHINI MICHELE MARTINO ,  QURESHI MOINUDDIN KHALIL AHM ,  JAGMOHAN ASHISH ,  LASTRAS-MONTANO LUIS

    IPC: G06F12/02 ,  G06F12/16

    Abstract: Techniques are presented that include determining, for data to be written to a nonvolatile memory, a location in the nonvolatile memory to which the data should be written based at least on one or more wear metrics corresponding to the location. The one or more wear metrics are based on measurements of the location. The measurements estimate physical wear of the location. The techniques further include writing the data to the determined location in the nonvolatile memory. The techniques may be performed by methods, apparatus (e.g., a memory controller), and computer program products.

    Solid-state storage management
    7.
    发明专利
    Solid-state storage management 未知

    公开(公告)号：GB2511669A

    公开(公告)日：2014-09-10

    申请号：GB201409447

    申请日：2012-11-27

    Applicant: IBM

    Inventor： FRANCESCHINI MICHELE MARTINO ,  JAGMOHAN ASHISH

    IPC: G06F3/06 ,  G06F12/02

    Abstract: Solid-state storage management for a system that includes a main board and a solid-state storage board separate from the main board is provided. The sold-state storage board includes a solid-state memory device and solid-state storage devices. The system is configured to perform a method that includes a correspondence being established, by a software module located on the main board, between a first logical address and a first physical address on the solid-state storage devices. The correspondence between the first logical address and the first physical address is stored in a location on the solid-state memory device. The method also includes translating the first logical address into the first physical address. The translating is performed by an address translator module located on the solid-state storage board and is based on the previously established correspondence between the first logical address and the first physical address.

    WIDERSTANDSSPEICHEREINHEITEN MIT EINER NICHT-UND-STRUKTUR (NAND- STRUKTUR)
    8.
    发明专利
    WIDERSTANDSSPEICHEREINHEITEN MIT EINER NICHT-UND-STRUKTUR (NAND- STRUKTUR) 未知

    公开(公告)号：DE112010004647B4

    公开(公告)日：2015-09-24

    申请号：DE112010004647

    申请日：2010-10-20

    Applicant: IBM

    Inventor： FRANCESCHINI MICHELE MARTINO ,  BREITWISCH MATTHEW JOSEPH ,  DITLOW GARY ,  LASTRAS-MONTANO LUIS ,  RAJENDRAN BIPIN ,  MONTOYE ROBERT KEVIN

    IPC: G11C15/04 ,  G11C13/00 ,  G11C16/02

    Abstract: Speicher, der Folgendes umfasst: eine Gruppe von Widerstandsspeicherzellen (402), die Folgendes umfasst: eine Vielzahl von Widerstandsspeicherzellen (402), die untereinander in einer Reihenschaltung verbunden sind und zwei Außenenden aufweisen, wobei jede einzelne Widerstandsspeicherzelle (402) in der Gruppe Folgendes umfasst: ein Widerstandsspeicherelement (404) zum Speichern eines Widerstandswertes; und eine Speicherelement-Zugriffseinheit (406) zum Steuern des Zugriffs auf das Widerstandsspeicherelement (404), wobei die Speicherelement-Zugriffseinheit (406) in einer Parallelschaltung mit dem Widerstandsspeicherelement (404) verbunden ist; eine Gruppenzugriffseinheit (504) zum Steuern des Zugriffs auf die Widerstandsspeicherzellen (402), wobei die Gruppenzugriffseinheit (504) mit einem der Außenenden verbunden ist; und wobei der Speicher eine weitere Widerstandsspeicherzelle (204) umfasst, die mit der Gruppe von Widerstandsspeicherzellen (402) verbunden ist, wobei die weitere Widerstandsspeicherzelle (204) folgendes umfasst: ein Widerstandsspeicherelement (210) zum Speichern eines Widerstandswertes; und eine Speicherelement-Zugriffseinheit (212) zum Steuern des Zugriffs auf das Widerstandsspeicherelement (210), wobei die Speicherelement-Zugriffseinheit (212) in einer Reihenschaltung mit dem Widerstandsspeicherelement (210) verbunden ist, das zwei Außenenden aufweist und jedes Außenende mit einer Stromversorgung, einer Masse oder aber mit einer Schaltung zum Steuern einer Spannung des Außenendes verbunden ist; wobei die Widerstandsspeicherelemente (210, 404) Phasenwechsel-Speicherelemente (PCM-Elemente) sind.

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