中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

10 records (took 0.02 seconds)

    CYCLICAL REDUNDANCY CODE FOR USE IN A HIGH-SPEED SERIAL LINK
    2.
    发明申请
    CYCLICAL REDUNDANCY CODE FOR USE IN A HIGH-SPEED SERIAL LINK 审中-公开
    循环冗余码用于高速串行链路

    公开(公告)号：WO2010000623A3

    公开(公告)日：2010-02-25

    申请号：PCT/EP2009057580

    申请日：2009-06-18

    Applicant: IBM ,  IBM UK ,  DELL TIMOTHY ,  GOWER KEVIN ,  LASTRAS-MONTANO LUIS

    Inventor： DELL TIMOTHY ,  GOWER KEVIN ,  LASTRAS-MONTANO LUIS

    IPC: G06F11/00

    CPC classification number: H04L1/0056 ,  G06F11/10

    Abstract: A system and method for providing a cyclical redundancy code (CRC) for use in a high-speed serial link. The system includes a cascade interconnect memory system including a memory controller, a memory hub device and a downstream link. The downstream link is in communication with the memory controller and the memory hub device and includes at least thirteen signal lanes for transmitting a multiple transfer downstream frame from the memory controller to the memory hub device. A portion of the downstream frame includes downstream CRC bits to detect errors in the downstream frame. The downstream CRC bits capable of detecting any one of a lane failure, a transfer failure and up to five bit random errors.

    Abstract translation: 一种用于提供用于高速串行链路的循环冗余码（CRC）的系统和方法。 该系统包括级联互连存储器系统，其包括存储器控制器，存储器集线器设备和下游链路。 下游链路与存储器控制器和存储器集线器设备通信，并且包括用于将多个传输下行帧从存储器控制器发送到存储器集线器设备的至少十三个信号通道。 下游帧的一部分包括用于检测下游帧中的错误的下行CRC位。 下行CRC比特能够检测到车道故障，转移故障和高达五位随机错误中的任何一个。

    CYCLICAL REDUNDANCY CODE FOR USE IN A HIGH-SPEED SERIAL LINK
    3.
    发明申请
    CYCLICAL REDUNDANCY CODE FOR USE IN A HIGH-SPEED SERIAL LINK 审中-公开
    用于高速串行链路的循环冗余码

    公开(公告)号：WO2010000623A4

    公开(公告)日：2010-04-22

    申请号：PCT/EP2009057580

    申请日：2009-06-18

    Applicant: IBM ,  IBM UK ,  DELL TIMOTHY ,  GOWER KEVIN ,  LASTRAS-MONTANO LUIS

    Inventor： DELL TIMOTHY ,  GOWER KEVIN ,  LASTRAS-MONTANO LUIS

    IPC: G06F11/00

    CPC classification number: H04L1/0056 ,  G06F11/10

    Abstract: A system and method for providing a cyclical redundancy code (CRC) for use in a high-speed serial link. The system includes a cascade interconnect memory system including a memory controller, a memory hub device and a downstream link. The downstream link is in communication with the memory controller and the memory hub device and includes at least thirteen signal lanes for transmitting a multiple transfer downstream frame from the memory controller to the memory hub device. A portion of the downstream frame includes downstream CRC bits to detect errors in the downstream frame. The downstream CRC bits capable of detecting any one of a lane failure, a transfer failure and up to five bit random errors.

    Abstract translation: 一种用于提供用于高速串行链路的循环冗余码（CRC）的系统和方法。 该系统包括级联互连存储器系统，其包括存储器控制器，存储器集线器设备和下游链路。 下游链路与存储器控制器和存储器集线器设备通信并且包括至少十三条信道，用于从存储器控制器向存储器集线器设备传输多传送下游帧。 下游帧的一部分包括下游CRC比特以检测下游帧中的错误。 下行CRC位能够检测到通道故障，传输故障和高达5位随机错误中的任何一个。

    MEMORY MODULE COMMUNICATIONS WITH A HOST PROCESSOR IN MULTIPORTED MEMORY CONFIGURATIONS
    4.
    发明申请
    MEMORY MODULE COMMUNICATIONS WITH A HOST PROCESSOR IN MULTIPORTED MEMORY CONFIGURATIONS 审中-公开
    存储器模块与多处理存储器配置中的主机处理器通信

    公开(公告)号：WO2015043840A3

    公开(公告)日：2015-05-21

    申请号：PCT/EP2014067742

    申请日：2014-08-20

    Applicant: IBM ,  IBM UK

    Inventor： LASTRAS-MONTANO LUIS ,  MCPADDEN ADAM ,  WRIGHT KENNETH ,  MAULE WARREN ,  DODSON JOHN

    IPC: G06F11/10

    CPC classification number: G06F11/073 ,  G06F11/1048

    Abstract: In a method for implementing ECC (Error Correction Codes) memory module communications with a host processor in multi-ported memory configurations, each of multiple memory modules operating in unison is enabled to identify which memory module is the one required to communicate module specific information back to the host processor. All of the multiple memory modules operating in unison are enabled to generate back to the host processor a valid ECC word, while other multiple memory modules individually being unaware of data contents of the one memory module required to communicate back to the processor.

    Abstract translation: 在用于在多端口存储器配置中实现与主机处理器的ECC（纠错码）存储器模块通信的方法中，能够一致操作的多个存储器模块中的每一个能够识别哪个存储器模块是将模块特定信息传送回来所需的存储器模块 到主机处理器。 所有一致操作的多个存储器模块能够产生回主机处理器有效的ECC字，而其他多个存储器模块单独地不知道通信回处理器所需的一个存储器模块的数据内容。

    Variability aware wear leveling
    7.
    发明专利
    Variability aware wear leveling 未知

    公开(公告)号：GB2516575A

    公开(公告)日：2015-01-28

    申请号：GB201419159

    申请日：2013-06-12

    Applicant: IBM

    Inventor： FRANCESCHINI MICHELE MARTINO ,  QURESHI MOINUDDIN KHALIL AHM ,  JAGMOHAN ASHISH ,  LASTRAS-MONTANO LUIS

    IPC: G06F12/02 ,  G06F12/16

    Abstract: Techniques are presented that include determining, for data to be written to a nonvolatile memory, a location in the nonvolatile memory to which the data should be written based at least on one or more wear metrics corresponding to the location. The one or more wear metrics are based on measurements of the location. The measurements estimate physical wear of the location. The techniques further include writing the data to the determined location in the nonvolatile memory. The techniques may be performed by methods, apparatus (e.g., a memory controller), and computer program products.

    WIDERSTANDSSPEICHEREINHEITEN MIT EINER NICHT-UND-STRUKTUR (NAND- STRUKTUR)
    9.
    发明专利
    WIDERSTANDSSPEICHEREINHEITEN MIT EINER NICHT-UND-STRUKTUR (NAND- STRUKTUR) 未知

    公开(公告)号：DE112010004647B4

    公开(公告)日：2015-09-24

    申请号：DE112010004647

    申请日：2010-10-20

    Applicant: IBM

    Inventor： FRANCESCHINI MICHELE MARTINO ,  BREITWISCH MATTHEW JOSEPH ,  DITLOW GARY ,  LASTRAS-MONTANO LUIS ,  RAJENDRAN BIPIN ,  MONTOYE ROBERT KEVIN

    IPC: G11C15/04 ,  G11C13/00 ,  G11C16/02

    Abstract: Speicher, der Folgendes umfasst: eine Gruppe von Widerstandsspeicherzellen (402), die Folgendes umfasst: eine Vielzahl von Widerstandsspeicherzellen (402), die untereinander in einer Reihenschaltung verbunden sind und zwei Außenenden aufweisen, wobei jede einzelne Widerstandsspeicherzelle (402) in der Gruppe Folgendes umfasst: ein Widerstandsspeicherelement (404) zum Speichern eines Widerstandswertes; und eine Speicherelement-Zugriffseinheit (406) zum Steuern des Zugriffs auf das Widerstandsspeicherelement (404), wobei die Speicherelement-Zugriffseinheit (406) in einer Parallelschaltung mit dem Widerstandsspeicherelement (404) verbunden ist; eine Gruppenzugriffseinheit (504) zum Steuern des Zugriffs auf die Widerstandsspeicherzellen (402), wobei die Gruppenzugriffseinheit (504) mit einem der Außenenden verbunden ist; und wobei der Speicher eine weitere Widerstandsspeicherzelle (204) umfasst, die mit der Gruppe von Widerstandsspeicherzellen (402) verbunden ist, wobei die weitere Widerstandsspeicherzelle (204) folgendes umfasst: ein Widerstandsspeicherelement (210) zum Speichern eines Widerstandswertes; und eine Speicherelement-Zugriffseinheit (212) zum Steuern des Zugriffs auf das Widerstandsspeicherelement (210), wobei die Speicherelement-Zugriffseinheit (212) in einer Reihenschaltung mit dem Widerstandsspeicherelement (210) verbunden ist, das zwei Außenenden aufweist und jedes Außenende mit einer Stromversorgung, einer Masse oder aber mit einer Schaltung zum Steuern einer Spannung des Außenendes verbunden ist; wobei die Widerstandsspeicherelemente (210, 404) Phasenwechsel-Speicherelemente (PCM-Elemente) sind.

Patent Agency Ranking