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公开(公告)号：FR3064111B1
公开(公告)日：2019-04-19
申请号：FR1752069
申请日：2017-03-14
Applicant: COMMISSARIAT ENERGIE ATOMIQUE , ST MICROELECTRONICS CROLLES 2 SAS , ST MICROELECTRONICS ROUSSET
Inventor： JULIEN FRANCK , NIEL STEPHAN , RICHARD EMMANUEL , WEBER OLIVIER
IPC: H01L21/331 , H01L21/822 , H01L29/72
Abstract: L'invention concerne un procédé de fabrication de premiers, deuxièmes et troisièmes transistors de types différents dans et sur des premières (LV), deuxièmes (MV) et troisièmes (HV) zones semiconductrices d'un circuit intégré, comprenant les étapes suivantes : a) déposer une première couche de diélectrique (16) et une première couche de silicium polycristallin (18) sur les troisièmes zones ; b) déposer une seconde couche de diélectrique (20) sur les deuxièmes zones ; c) déposer une couche d'interface (21) sur les premières zones ; d) déposer une couche de matériau à forte permittivité (22) puis une couche de matériau métallique (24) sur les premières et secondes zones ; e) déposer une seconde couche de silicium polycristallin (26) sur les premières, deuxièmes et troisièmes zones ; f) définir les grilles des transistors dans les troisièmes zones (HV) ; et g) définir les grilles des transistors dans les premières et deuxièmes zones.
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公开(公告)号：FR3059458B1
公开(公告)日：2019-03-29
申请号：FR1661500
申请日：2016-11-25
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
IPC: G11C16/04 , H01L27/115
Abstract: Chaque cellule-mémoire est du type à piégeage de charges dans une interface diélectrique et comprend un transistor d'état (T) sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée. Les colonnes de cellules-mémoires comportent des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille de sélection commune, les deux transistors d'état d'une paire de cellules-mémoires jumelles ayant une grille de commande commune. Le dispositif comprend en outre, pour chaque paire de cellules-mémoires jumelles (Ci,j ;Ci-1,j) une région diélectrique (RDi-1,j) située entre la grille de commande (CGi,i- 1) et le substrat et chevauchant ladite grille de sélection commune (CSGi,i-1 ) de façon à former de part et d'autre de la grille de sélection les deux interfaces diélectriques de piégeage de charges (IDi,j ;IDi-1,j) respectivement dédiées aux deux cellules-mémoires jumelles.
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公开(公告)号：FR3049380B1
公开(公告)日：2018-11-23
申请号：FR1652445
申请日：2016-03-22
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
IPC: H01L27/115 , G11C16/04
Abstract: Le dispositif de mémoire non volatile comprend des cellules-mémoires (C3,j) comprenant chacune un transistor d'état (T3,j) sélectionnable possédant une grille flottante et une grille de commande (CG3). Le transistor d'état (T3,j) est du type à appauvrissement et avantageusement configuré pour présenter une tension de seuil de préférence négative lorsque la cellule-mémoire est dans un état vierge. On peut alors appliquer lors de la lecture de la cellule-mémoire, une tension de lecture nulle sur la grille de commande (CG3) ainsi que sur les grilles de commande des transistors d'états de toutes les cellules-mémoires du dispositif de mémoire.
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公开(公告)号：FR3021804A1
公开(公告)日：2015-12-04
申请号：FR1454891
申请日：2014-05-28
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
Abstract: L'invention concerne une cellule mémoire non volatile (Ci,j) sur substrat semi-conducteur, comprenant un premier transistor (TRi,j) comportant une grille de contrôle (CG), une grille flottante (FGr) et une région de drain (D), un second transistor (TEi,j) comportant une grille de contrôle (CG), une grille flottante (FGe) et une région de drain (D), dans laquelle les grilles flottantes (FGr, FGe) des premier et second transistors sont reliées électriquement, et le second transistor comprend une région conductrice (IS, n1) reliée électriquement à sa région de drain (D) et s'étendant en regard de sa grille flottante (FGe) par l'intermédiaire d'une couche diélectrique tunnel (D1).
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公开(公告)号：FR3002811A1
公开(公告)日：2014-09-05
申请号：FR1351837
申请日：2013-03-01
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： REGNIER ARNAUD , NIEL STEPHAN , LA ROSA FRANCESCO
Abstract: L'invention concerne un circuit intégré (IC1) formé sur un substrat semi-conducteur (PW, WF), comprenant une tranchée conductrice (CT) et un premier transistor (FGT11, FGT12) formé sur la surface du substrat, le transistor comprenant : une structure de grille de transistor, une première région dopée (R1) s'étendant dans le substrat entre un premier bord (E1) de la structure de grille et un bord supérieur de la tranchée conductrice (CT), et un premier élément d'espacement (SP1) formé sur le premier bord (E1) de la structure de grille et au-dessus de la première région dopée (R1). Selon l'invention, le premier élément d'espacement (SP1) recouvre complètement la première région dopée (R1) et un siliciure (SI) est présent sur la tranchée conductrice (CT), mais n'est pas présent sur la surface de la première région dopée (R1).
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Patent Agency Ranking
公开(公告)号：FR2935196B1
公开(公告)日：2011-03-18
申请号：FR0855614
申请日：2008-08-19
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： NIEL STEPHAN , MIRABEL JEAN MICHEL
IPC: H01L23/52 , H01L21/8246
Abstract: L'invention concerne un circuit intégré (40) comprenant une couche isolante (18) ayant des première et deuxième faces (19, 20) opposées. Le circuit comprend, dans une première zone, des premières portions conductrices (42) d'un premier matériau conducteur, situées dans la couche isolante, affleurant à la première face (20) et se prolongeant par des premiers vias (41) du premier matériau conducteur, de plus petite section et reliant les premières portions conductrices (42) à la deuxième face (19). Il comprend, en outre, dans une seconde zone, des secondes portions conductrices (25) d'un second matériau conducteur différent du premier matériau conducteur et disposées sur la première face et des deuxièmes vias (23) du premier matériau conducteur, au contact des secondes portions conductrices et s'étendant de la première face à la deuxième face.
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7.发明专利
公开(公告)号：FR3076660B1
公开(公告)日：2020-02-07
申请号：FR1850157
申请日：2018-01-09
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK , REGNIER ARNAUD , NIEL STEPHAN
IPC: H01L27/07 , H01L21/822 , H01L23/66
Abstract: Le dispositif (300) de cellule capacitive de remplissage comporte une première région semiconductrice (NW) ; une région isolante (STI) délimitant une zone utile (ACT) de la première région semiconductrice (NW) ; au moins une tranchée (30) située dans ladite zone utile (ACT) et s'étendant jusque dans la région isolante (STI), la tranchée (30) possédant une portion centrale (31) électriquement conductrice enveloppée dans une enveloppe isolante (32) ; une région de couverture (35) recouvrant au moins une première partie de ladite tranchée (30), la première partie de ladite tranchée étant la partie située dans ladite zone utile (ACT), et comportant une couche diélectrique (37) au contact de ladite tranchée ; une couche de siliciure de métal (38) localisée au moins sur la portion centrale d'une deuxième partie de ladite tranchée (30), la deuxième partie de ladite tranchée étant une partie non recouverte par la région de couverture (35).
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8.发明专利
公开(公告)号：FR3070535A1
公开(公告)日：2019-03-01
申请号：FR1757907
申请日：2017-08-28
Inventor： MARZAKI ABDERREZAK , REGNIER ARNAUD , NIEL STEPHAN , HUBERT QUENTIN , CABOUT THOMAS
Abstract: Le circuit intégré comprend un élément capacitif (C) comprenant au moins une tranchée (TR) comportant une portion centrale conductrice (5) enveloppée d'une enveloppe isolante (7) et s'étendant verticalement dans un caisson (3) depuis une première face (10), une première couche conductrice (15) recouvrant une première couche isolante (17) située sur la première face (10) et une deuxième couche conductrice (25) recouvrant une deuxième couche isolante (27) située sur la première couche conductrice (15), la portion centrale conductrice (5) et la première couche conductrice (15) étant électriquement connectées et formant ainsi une première électrode (E2) de l'élément capacitif (C), la deuxième couche conductrice et le caisson (3) étant électriquement connectés et formant ainsi une deuxième électrode (E2) de l'élément capacitif (C), l'enveloppe isolante (7), la première couche isolante (17) et la deuxième couche isolante (27) formant une région diélectrique de l'élément capacitif (C).
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公开(公告)号：FR3059458A1
公开(公告)日：2018-06-01
申请号：FR1661500
申请日：2016-11-25
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
IPC: G11C16/04 , H01L27/115
Abstract: Chaque cellule-mémoire est du type à piégeage de charges dans une interface diélectrique et comprend un transistor d'état (T) sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée. Les colonnes de cellules-mémoires comportent des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille de sélection commune, les deux transistors d'état d'une paire de cellules-mémoires jumelles ayant une grille de commande commune. Le dispositif comprend en outre, pour chaque paire de cellules-mémoires jumelles (Ci,j ;Ci-1,j) une région diélectrique (RDi-1,j) située entre la grille de commande (CGi,i- 1) et le substrat et chevauchant ladite grille de sélection commune (CSGi,i-1 ) de façon à former de part et d'autre de la grille de sélection les deux interfaces diélectriques de piégeage de charges (IDi,j ;IDi-1,j) respectivement dédiées aux deux cellules-mémoires jumelles.
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10.发明专利
公开(公告)号：FR3012673B1
公开(公告)日：2017-04-14
申请号：FR1360743
申请日：2013-10-31
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD , DELALLEAU JULIEN
IPC: H01L27/115 , G11C11/21 , H01L29/788
Abstract: L'invention concerne une mémoire comprenant au moins une ligne de mot (WLi) comprenant une rangée de cellules mémoire à grille divisée (C ) comprenant chacune une section de transistor de sélection comportant une grille de sélection (SG) et une section de transistor à grille flottante comportant une grille flottante (FG) et une grille de contrôle (CG). Selon l'invention, la mémoire comprend un plan de source (SP) commun aux cellules mémoire de la ligne de mot, pour collecter des courants de programmation (Ip) traversant des cellules mémoire lors de leur programmation, et les sections de transistor de sélection des cellules mémoire sont connectées au plan de source (SP). Un circuit de contrôle de courant de programmation (PCCT) est configuré pour contrôler le courant de programmation (Ip) traversant les cellules mémoire en agissant sur une tension de sélection (VS) appliquée à une ligne de sélection (SL).
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