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    PROCEDE ET DISPOSITIF DE GESTION D'UNE MISE SOUS TENSION D'UN DOMAINE D'UN CIRCUIT ELECTRONIQUE
    2.
    发明专利
    PROCEDE ET DISPOSITIF DE GESTION D'UNE MISE SOUS TENSION D'UN DOMAINE D'UN CIRCUIT ELECTRONIQUE 未知

    公开(公告)号：FR2999832A1

    公开(公告)日：2014-06-20

    申请号：FR1262039

    申请日：2012-12-14

    Applicant: ST MICROELECTRONICS SA

    Inventor： TROCHUT SEVERIN ,  RIGAL EMILIE ,  BLISSON FABRICE ,  HASBANI FREDERIC ,  SELLER NICOLAS

    IPC: H03K17/18 ,  G06F1/32

    Abstract: Une chaîne (CH1) d'interrupteurs sont respectivement connectés entre une première ligne d'alimentation (L1) couplée à une première tension et une deuxième ligne d'alimentation (L2) couplée audit domaine et commandables par un signal de commande (SC) de façon à les rendre passants. On propage le signal de commande depuis une première extrémité de la première chaîne vers une deuxième extrémité de la première chaîne sans commande des interrupteurs lors de cette première propagation et on propage le signal de commande en sens inverse depuis la deuxième extrémité vers la première extrémité avec une commande des interrupteurs lors de cette deuxième propagation à partir d'un groupe d'au moins un interrupteur situé à ladite deuxième extrémité. On détecte (MTR) l'arrivée du signal de commande (SC) au niveau de ladite première extrémité de la chaîne à l'issue de sa propagation en sens inverse, et on délivre un signal d'état (VDDI OK) en présence d'une condition de délivrance comportant ladite arrivée détectée du signal de commande.

    3.
    发明专利
    未知

    公开(公告)号：FR2851060A1

    公开(公告)日：2004-08-13

    申请号：FR0301624

    申请日：2003-02-11

    Applicant: ST MICROELECTRONICS SA

    Inventor： BLISSON FABRICE ,  DEBEURME GILLES

    IPC: H01L23/528 ,  H01L27/02 ,  G05F1/46 ,  G11C5/14 ,  H01L21/70

    Abstract: Integrated circuit has power stage located under power rail (33). Power rail supplies two extreme supply potentials (Vps, GND) from the exterior of integrated circuit, and a potential (Vdd) regulated by the voltage regulator. Power stage includes two transistors and capacitor. Rail supplies control signal (CTRL) for controlling two transistors. An independent claim is also included for a process for the production of power stage of a voltage regulator.

    DISPOSITIF DE GESTION DU PIC DE CONSOMMATION D'UN DOMAINE A CHAQUE MISE SOUS TENSION
    4.
    发明专利
    DISPOSITIF DE GESTION DU PIC DE CONSOMMATION D'UN DOMAINE A CHAQUE MISE SOUS TENSION 未知

    公开(公告)号：FR2897199A1

    公开(公告)日：2007-08-10

    申请号：FR0601015

    申请日：2006-02-03

    Applicant: ST MICROELECTRONICS SA

    Inventor： BLISSON FABRICE

    IPC: H01L23/62 ,  H02H9/02

    Abstract: L'invention concerne un dispositif de gestion du pic de consommation du courant à chaque mise sous tension d'un domaine d'un circuit électronique, le circuit comprenant une pluralité de domaines et une grille d'alimentation globale, chaque domaine étant sélectivement alimenté par une grille d'alimentation locale connectée à la grille d'alimentation globale par l'intermédiaire d'une pluralité de transistors interrupteurs commandés.Le dispositif est caractérisé en ce qu'il comprend, en outre, au moins un transistor de pré-charge, et en ce que les moyens de commande des transistors interrupteurs génèrent un signal de commande analogique dont la pente est contrôlée.Avantageusement, il comprend aussi des moyens de détection configurés pour comparer la valeur instantanée de la tension d'alimentation à une tension d'alimentation fixe de référence et/ou pour comparer à la valeur d'une tension de commande fixe, la valeur instantanée de la tension différentielle entre la tension d'alimentation globale et la tension de commande.

    PROCEDE D'ALIMENTATION ET DE POLARISATION DE CAISSONS D'UN SYSTEME INTEGRE SUR PUCE
    5.
    发明专利
    PROCEDE D'ALIMENTATION ET DE POLARISATION DE CAISSONS D'UN SYSTEME INTEGRE SUR PUCE 未知

    公开(公告)号：FR2976723A1

    公开(公告)日：2012-12-21

    申请号：FR1155406

    申请日：2011-06-20

    Applicant: ST MICROELECTRONICS SA ,  STERICSSON SA

    Inventor： HASBANI FREDERIC ,  URARD PASCAL ,  BLISSON FABRICE ,  JACQUET DAVID

    IPC: H01L23/58

    Abstract: L'invention concerne un procédé d'alimentation d'un système intégré, le procédé comprenant des étapes consistant à : fournir au système des tensions d'alimentation (Vdd), de masse (Gnd) et de polarisation de caissons, les tensions de polarisation de caisson comprenant une tension de polarisation de caissons de transistors MOS à canal p (Vbpf, Vbpr), supérieure ou inférieure à la tension d'alimentation, et une tension de polarisation de caissons de transistors MOS à canal n (Vbnf, Vbnr), inférieure ou supérieure à la tension de masse, sélectionner par le système parmi les tensions fournies, selon qu'une unité de traitement (PU) du système se trouve dans une période d'activité ou d'inactivité, des tensions à fournir pour polariser les caissons des transistors MOS de l'unité de traitement, et fournir les tensions sélectionnées aux caissons des transistors MOS de l'unité de traitement.

    6.
    发明专利
    未知

    公开(公告)号：DE602004000651D1

    公开(公告)日：2006-05-24

    申请号：DE602004000651

    申请日：2004-02-10

    Applicant: ST MICROELECTRONICS SA

    Inventor： BLISSON FABRICE ,  DEBEURME GILLES

    IPC: H01L23/528 ,  H01L23/522 ,  H01L27/02

    Abstract: Integrated circuit has power stage located under power rail (33). Power rail supplies two extreme supply potentials (Vps, GND) from the exterior of integrated circuit, and a potential (Vdd) regulated by the voltage regulator. Power stage includes two transistors and capacitor. Rail supplies control signal (CTRL) for controlling two transistors. An independent claim is also included for a process for the production of power stage of a voltage regulator.

    SYSTEME ET PROCEDE D'ALIMENTATION D'UN COMPOSANT PAR EXEMPLE UN PROCESSEUR
    7.
    发明专利
    SYSTEME ET PROCEDE D'ALIMENTATION D'UN COMPOSANT PAR EXEMPLE UN PROCESSEUR 未知

    公开(公告)号：FR2967797A1

    公开(公告)日：2012-05-25

    申请号：FR1059481

    申请日：2010-11-18

    Applicant: ST MICROELECTRONICS SA

    Inventor： BLISSON FABRICE ,  JACQUET DAVID ,  URARD PASCAL ,  SALVADOR BRUNO

    IPC: G06F1/32

    Abstract: Procédé comprenant : après une interruption d'une application aux bornes d'un composant présentant une capacité interne à ses bornes, par exemple un processeur, d'une première tension d'alimentation ayant un premier niveau d'alimentation (V1) : a-) un contrôle du niveau de la tension résiduelle (VP) aux bornes du composant (P), et b-) lorsque cette tension résiduelle devient inférieure à un premier seuil (VS1) supérieur à une tension minimale, par exemple une tension de rétention (VRET), une application aux bornes du composant d'une tension auxiliaire (VAUX) supérieure ou égale à la tension de rétention (VRET) et inférieure audit premier niveau, c-) une interruption de l'application de la tension auxiliaire, et d-) une répétition des étapes a-), b-) et c-) jusqu'au rétablissement de l'application de ladite première tension aux bornes du composant (P).

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