中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

42 records (took 0.025 seconds)

    PROCEDE D'ALIMENTATION ET DE POLARISATION DE CAISSONS D'UN SYSTEME INTEGRE SUR PUCE
    1.
    发明专利
    PROCEDE D'ALIMENTATION ET DE POLARISATION DE CAISSONS D'UN SYSTEME INTEGRE SUR PUCE 未知

    公开(公告)号：FR2976723A1

    公开(公告)日：2012-12-21

    申请号：FR1155406

    申请日：2011-06-20

    Applicant: ST MICROELECTRONICS SA ,  STERICSSON SA

    Inventor： HASBANI FREDERIC ,  URARD PASCAL ,  BLISSON FABRICE ,  JACQUET DAVID

    IPC: H01L23/58

    Abstract: L'invention concerne un procédé d'alimentation d'un système intégré, le procédé comprenant des étapes consistant à : fournir au système des tensions d'alimentation (Vdd), de masse (Gnd) et de polarisation de caissons, les tensions de polarisation de caisson comprenant une tension de polarisation de caissons de transistors MOS à canal p (Vbpf, Vbpr), supérieure ou inférieure à la tension d'alimentation, et une tension de polarisation de caissons de transistors MOS à canal n (Vbnf, Vbnr), inférieure ou supérieure à la tension de masse, sélectionner par le système parmi les tensions fournies, selon qu'une unité de traitement (PU) du système se trouve dans une période d'activité ou d'inactivité, des tensions à fournir pour polariser les caissons des transistors MOS de l'unité de traitement, et fournir les tensions sélectionnées aux caissons des transistors MOS de l'unité de traitement.

    2.
    发明专利
    未知

    公开(公告)号：FR2900294B1

    公开(公告)日：2008-07-04

    申请号：FR0603456

    申请日：2006-04-19

    Applicant: ST MICROELECTRONICS SA

    Inventor： PAUMIER LAURENT ,  URARD PASCAL

    IPC: H03M13/41 ,  G06F12/00

    Abstract: The method involves forming types of binary word streams corresponding to a set of information log-likelihood ratios and a set of parity log-likelihood ratios using a serial/parallel conversion module (71) and a column-line interlacing device, where the device comprises first-in first-out buffer memories (72a, 72b) with two fastened dimensions. Memory accesses in page mode are carried out for writing the binary word streams in respective zones of an input/channel memory (41), using a memory access controlling module (73). Independent claims are also included for the following: (1) an input memory loading device comprising a memory access controlling module (2) a low density parity check decoder comprising an input memory loading device (3) an apparatus e.g. set top box, comprising a low density parity check decoder.

    PROCEDE ET DISPOSITIF DE DECODAGE DE BLOCS ENCODES AVEC UN CODE LDPC
    3.
    发明专利
    PROCEDE ET DISPOSITIF DE DECODAGE DE BLOCS ENCODES AVEC UN CODE LDPC 未知

    公开(公告)号：FR2905209A1

    公开(公告)日：2008-02-29

    申请号：FR0607489

    申请日：2006-08-24

    Applicant: ST MICROELECTRONICS SA

    Inventor： HEINRICH VINCENT ,  URARD PASCAL

    IPC: H03M13/11 ,  H04N7/26

    Abstract: On stocke temporairement et successivement les blocs dans des moyens de mémoire d'entrée avant de les décoder successivement de façon itérative. Les moyens de mémoire d'entrée ont une taille mémoire permettant le stockage de plus de deux blocs. On définit une indication courante NMAX représentative d'un nombre maximum autorisé d'itérations pour le décodage d'un bloc courant, on initialise ladite indication courante NMAX à un nombre d'itérations de référence NREF augmenté d'un nombre supplémentaire d'itérations EXTRA dépendant de la taille-mémoire supplémentaire des moyens de mémoire d'entrée permettant le surplus de stockage au-delà de deux blocs, on décode le bloc courant BLCi jusqu'à la satisfaction d'un critère de décodage ou tant que le nombre d'itérations CNT n'a pas atteint ladite indication courante NMAX tandis qu'on stocke le premier bloc suivant BLCi+1 et éventuellement une partie du deuxième bloc suivant BLCi+2 dans les moyens de mémoire d'entrée, puis on met à jour ladite indication courante pour le décodage du premier bloc suivant en fonction du nombre d'itérations effectuées pour le décodage dudit bloc courant.

    9.
    发明专利
    未知

    公开(公告)号：FR2871975B1

    公开(公告)日：2006-08-11

    申请号：FR0451307

    申请日：2004-06-22

    Applicant: ST MICROELECTRONICS SA

    Inventor： URARD PASCAL ,  PAUMIER LAURENT

    IPC: H04N7/16 ,  H03M13/00 ,  H03M13/11

    Abstract: An LDPC decoder has a determined number of processing units operating in parallel. Storage circuitry contains first words having a juxtaposition of a first type of message. The storage circuitry also contains second words having a juxtaposition of a second type of message. A message provision unit provides each processing unit with the messages. A message write unit may write words into the storage circuitry in a way that depends on the contents of the words. The message provision unit may provide data in a way that depends on the contents of the words.

    DECODEUR LDPC
    10.
    发明专利
    DECODEUR LDPC 未知

    公开(公告)号：FR2871976A1

    公开(公告)日：2005-12-23

    申请号：FR0451308

    申请日：2004-06-22

    Applicant: ST MICROELECTRONICS SA

    Inventor： URARD PASCAL ,  PAUMIER LAURENT

    IPC: G11C7/00 ,  H03M13/11 ,  H04N7/16

    Abstract: L'invention concerne un décodeur (41, 60, 70) LDPC comprenant des modules de traitement (24) adaptés à recevoir des premiers messages et à fournir des seconds messages à partir des premiers messages reçus ; des première et seconde mémoires à accès unique (42, 44) ; et des moyens (32, 34, 38, 39 ; 62, 74) adaptés à lire des premiers mots dans les première et seconde mémoires, chaque premier mot contenant des premiers messages ; à fournir des premiers messages aux modules de traitement à partir des premiers mots lus ; à former des seconds mots, chaque second mot contenant des seconds messages fournis par les modules de traitement ; et à écrire les seconds mots dans les première et seconde mémoires, lesdits moyens étant adaptés à lire un premier (respectivement second) mot dans la première mémoire et simultanément à écrire un second (respectivement premier) mot dans la seconde mémoire.

Patent Agency Ranking