-
公开(公告)号：KR1020070109145A
公开(公告)日：2007-11-15
申请号：KR1020060041710
申请日：2006-05-09
Applicant: 삼성전기주식회사
Abstract: A multilayer chip capacitor is provided to facilitate the lamination of an inner electrode in the chip capacitor by using only two inner electrode patterns for manufacturing the chip capacitor. A capacitor body includes plural dielectric layers. First and second inner electrode layers(160,170) are separated from the dielectric layer inside the capacitor body. The outer electrode is formed on an outer surface of the capacitor and electrically connected to the inner electrode layer. Each of the first and second inner electrode layers is separated into more than three electrode plates. Each of the electrode plate includes first and second leads for coupling the electrode plate with the outer electrode. Leads of the first inner electrode layer are alternatively arranged to be adjacent to leads of the second inner electrode layer. The adjacent leads of the first and second electrode layer have different polarities.
Abstract translation: 提供了一种多层片状电容器，以通过仅使用两个用于制造芯片电容器的内部电极图案来促进片状电容器中的内部电极层压。 电容器主体包括多个电介质层。 第一和第二内部电极层（160,170）与电容器体内部的电介质层分离。 外电极形成在电容器的外表面上并与内电极层电连接。 第一和第二内部电极层中的每一个分离成多于三个电极板。 每个电极板包括用于将电极板与外部电极耦合的第一和第二引线。 第一内部电极层的引线交替地布置成与第二内部电极层的引线相邻。 第一和第二电极层的相邻引线具有不同的极性。
-
公开(公告)号：KR100755654B1
公开(公告)日：2007-09-04
申请号：KR1020060052020
申请日：2006-06-09
Applicant: 삼성전기주식회사
Abstract: A multilayer ceramic capacitor with controllable ESR(Equivalent Series Resistance) characteristics is provided to control ESR characteristics and to prevent IR degradation and moisture-proof failure due to permeation of a plating solution. In a multilayer ceramic capacitor(100), a ceramic lamination includes a dielectric layer(10) and a number of internal electrodes(20,30) arranged between the dielectric layers. An external electrode(50) is formed on both ends of the ceramic lamination. A resistor layer(70) is formed on the external electrode, and includes conductive metal element forming the external electrode.
Abstract translation: 提供具有可控ESR（等效串联电阻）特性的多层陶瓷电容器，以控制ESR特性，并防止由于电镀液渗透导致的IR降解和防潮失效。 在多层陶瓷电容器（100）中，陶瓷层叠体包括介电层（10）和布置在电介质层之间的多个内部电极（20,30）。 在陶瓷层叠体的两端形成有外部电极（50）。 在外部电极上形成电阻层（70），并且包括形成外部电极的导电金属元件。
-
公开(公告)号：KR1020070052656A
公开(公告)日：2007-05-22
申请号：KR1020060099092
申请日：2006-10-11
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명에 따른 적층형 칩 커패시터는, 커패시터 본체와; 상기 커패시터 본체 내에서 유전체층에 의해 분리되어 배치되고, 각각 단 1개 또는 2개의 리드를 갖는 복수의 내부 전극층 - 상기 내부 전극층 각각은 동일 평면 상의 적어도 하나의 전극 플레이트를 포함함 - 과; 상기 커패시터 외면에 형성되어 상기 리드를 통해 상기 전극 플레이트와 연결된 복수의 외부 전극을 포함한다. 상하로 연속 배치된 복수의 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복 적층되어 있다. 상기 전극 플레이트 각각은 상기 커패시터 본체의 일면으로 인출되는 리드를 1개씩 가진다. 상기 본체의 일면으로 인출되는 리드들은 적층 방향을 따라 지그재그 형태로 배치된다. 상하로 인접한 서로 다른 극성의 전극 플레이트의 리드는 항상 수평 방향으로 서로 인접하도록 배치된다.
적층형 칩 커패시터, 등가직렬 저항, 등가직렬 인덕턴스-
公开(公告)号：KR100649579B1
公开(公告)日：2006-11-28
申请号：KR1020040102611
申请日：2004-12-07
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터 및 적층형 캐패시터 어레이에 관한 것으로서, 복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에 각각 형성된 복수개의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한 면에 형성된 적어도 하나의 제1 및 제2 외부단자와, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 및 제2 외부단자에 각각 연결된 적어도 하나의 제1 및 제2 도전성 비아홀을 포함하며, 상기 복수개의 유전체층 각각에 적어도 하나의 제1 및 제2 내부전극이 서로 분리되도록 형성되며, 상기 제1 및 제2 내부전극은 일 유전체층을 사이에 두고 서로 중첩되도록 배치되고, 상기 제1 및 제2 내부전극은 각각 다른 유전체층 상에 형성된 제1 및 제2 내부전극과 중첩되는 위치에 적어도 하나의 인출부 를 가지며, 상기 적어도 하나의 제1 도전성 비아홀은, 상기 제2 내부전극과는 전기적으로 절연되면서, 상기 제1 내부전극의 인출부를 통해 형성되며, 상기 적어도 하나의 제2 도전성 비아홀은, 상기 제1 내부전극과는 전기적으로 절연되면서, 상기 제2 내부전극의 인출부를 통해 형성된 것을 특징으로 하는 적층형 캐패시터를 제공한다. 또한, 본 발명은 상기한 캐패시터구조를 복수개로 포함한 적층형 캐패시터 어레이를 제공한다.
적층형 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)-
-
Patent Agency Ranking
公开(公告)号：KR1020060063434A
公开(公告)日：2006-06-12
申请号：KR1020040102609
申请日：2004-12-07
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터 어레이의 배선접속구조에 관한 것으로서, 적어도 2개의 전원공급라인과 접지라인이 구비된 모기판; 및, 상기 모기판에 실장되며, 마이크로 프로세싱 유닛(MPU)칩이 구비된 배선기판과 상기 배선기판 하부에 장착된 적층형 캐패시터 어레이를 포함하는 적층형 캐패시터 어레이 패키지를 포함하며, 상기 전원공급라인 및 접지라인 중 적어도 하나가 적층형 캐패시터 어레이의 도전성 비아홀을 통해 MPU칩의 단자에 연결되는 적층형 캐패시터 어레이의 배선접속구조를 제공한다.
적층형 캐패시터 어레이(Multi-Layered Chip Capacitor Array), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor), 마이크로 프로세싱 유닛(MPU)-
公开(公告)号：KR1020060040101A
公开(公告)日：2006-05-10
申请号：KR1020040089314
申请日：2004-11-04
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터에 관한 것으로서, 복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에 각각 형성되며, 일 유전체층을 사이에 두고 대향하도록 교대로 배치된 배치된 복수쌍의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한면에 형성된 적어도 하나의 제1 외부단자과 복수개의 제2 외부단자와, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 외부단자와 상기 제2 외부단자에 각각 연결된 적어도 하나의 제1 도전성 비아홀과 복수개의 제2 도전성 비아홀을 포함하며, 상기 적어도 하나의 제1 도전성 비아홀은 상기 제1 내부전극에 접속되고, 상기 제2 내부전극과는 전기적으로 절연되며, 상기 복수개의 제2 도전성 비아홀은 적어도 하나의 제2 도전성 비아홀을 포함한 k개(k≥2)의 그룹으로 구분되고, 상기 제2 내부전극은 적어도 하나의 제2 내부전극을 포함한 k개의 그룹으로 구분되며, 상기 각 그룹의 제2 도전성 비아홀은 상기 각 그룹의 제2 내부전극에 접속되고 다른 그룹의 제2 내부전극 및 상기 제1 내부전극과는 전기적으로 절연되는 것을 특징으로 하는 적층형 캐패시터 어레이를 제공한다.
적층형 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)-
公开(公告)号：KR100550843B1
公开(公告)日：2006-02-10
申请号：KR1020030029895
申请日：2003-05-12
Applicant: 삼성전기주식회사
IPC: H01P1/203
Abstract: 본 발명은 초소형 적층형 평형 필터를 제공하는데 그 목적이 있다.
본 발명은, 복수의 유전체 시트가 적층된 초소형 적층형 평형 필터에 있어서, 제1 유전체 시트에 형성된 제1,제2 공진라인과, 상기 제1 유전체 하부에 적층된 제2 유전체 시트에 형성된 제3,제4 공진라인을 포함하고, 상기 공진라인 각각은 그 라인폭이 넓은 커패시티브부와 라인폭이 좁은 인덕티브부를 포함하는데, 상기 제1 커패시티브부, 제1 인덕티브부, 제2 커패시티브부 및 제2 인덕티브부는 나란하게 배열되고, 상기 인덕티브부 각각은 비직선형의 스트립 라인으로 형성되며, 또한 상하 대응되는 인덕티브부는 서로 전기적으로 연결된다. 이때, 상기 제1,제3 공진라인과 제2,제4 공진라인은 각각 λ/2 공진기로 동작하고, 이와 동시에, 상기 제2 및 제4 인덕티브부간의 연결되는 위치로부터 서로 동일 간격만큼 떨어진 지점에서 180°의 위상차를 갖는 평형신호를 출력시킬 수 있다.
본 발명에 의하면, 공진기의 기본형상으로 나선형 구조를 이용하였고, 이와 동시에 커패시티브부와 인덕티브부의 라인폭이 다른 계단형 공진기를 이용함으로써, 초소형 필터의 제작이 가능하고, 공진기의 배열에 따라 필터 특성을 용이하게 제어할 수 있는 효과가 있다
적층형, 발룬, 필터, 평형, 유전체 시트-
公开(公告)号：KR1020040056280A
公开(公告)日：2004-06-30
申请号：KR1020020082878
申请日：2002-12-23
Applicant: 삼성전기주식회사
IPC: H01F17/00
CPC classification number: H01F17/0013 , H01F19/04 , H01P5/10
Abstract: PURPOSE: A stacked balun transformer is provided to reduce manufacturing costs and size of the transformer by reducing the number of strip lines. CONSTITUTION: A stacked balun transformer(1) comprises a first dielectric sheet(24) having a surface on which a first strip line(51) is formed; a second dielectric sheet(26) stacked beneath the first strip line, and which has a surface on which a second strip line(52) to be electromagnetically coupled to the first strip line is formed; a third dielectric sheet(27) stacked beneath the second dielectric sheet, and which has a surface on which a ground electrode(32) is formed; and a fourth dielectric sheet(29) stacked beneath the third dielectric sheet, and which has a surface on which a third strip line(53) is formed.
Abstract translation: 目的：提供一个堆叠式平衡不平衡变压器，通过减少带状线的数量来降低变压器的制造成本和尺寸。 构成：堆叠式平衡 - 不平衡变压器（1）包括：第一电介质片（24），具有形成有第一带状线（51）的表面; 第二电介质片（26），其堆叠在所述第一带状线下方，并且具有其上形成有与所述第一带状线电磁耦合的第二带状线（52）的表面; 层叠在所述第二电介质片的下方的第三电介质片（27），并且具有形成有接地电极（32）的表面; 以及第四电介质片（29），其堆叠在所述第三电介质片的下方，并且具有形成有第三带状线（53）的表面。
-
-
-
-
-
-
-
-
-
Search Results
128
records
(took 0.023 seconds)
