公开(公告)号：KR1019980026876A

公开(公告)日：1998-07-15

申请号：KR1019960045442

申请日：1996-10-11

Applicant: 삼성전자주식회사

Inventor： 남갑진

IPC: H01L29/82

Abstract: 본 발명은 반도체장치의 커패시터 제조방법에 관해 개시한다. 한정된 영역의 기판의 계면에 실리콘 단결정을 소정의 높이로 성장시킨뒤, 실리콘상에서만 선택적으로 성장되는 텅스텐을 그 전면에 성장시켜 커패시터의 스토리지 노드를 형성한다. 또한, 상기 스토리지 노드는 상기 실리콘 단결정의 성장높이를 조절함으로써 그 높이를 조절할 수 있다.
따라서 본 발명에 의하면, 커패시터의 스토리지 노드를 형성하는데, 종래의 방법과 같이 커패시터의 스토리지 노드의 형성을 위한 별도의 사진공정이나 식각공정이 불필요하므로 공정이 간단해진다. 또한, 스토리지 노드의 형성을 위해 두꺼운 전극물질의 형성이 불필요하므로 증착설비의 유지보수주기를 길게하여 생산성을 증대시킬 수 있다.

公开(公告)号：KR1019980006228A

公开(公告)日：1998-03-30

申请号：KR1019960023909

申请日：1996-06-26

Applicant: 삼성전자주식회사

Inventor： 김경훈 ,  박인성 ,  남갑진

IPC: H01L27/04

公开(公告)号：KR1019970063737A

公开(公告)日：1997-09-12

申请号：KR1019960005092

申请日：1996-02-28

Applicant: 삼성전자주식회사

Inventor： 남갑진 ,  김영대

IPC: H01L27/108

Abstract: 등가산화막 두께가 낮으면서도 누설 전류를 감소시킬 수 있는 반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명은 반도체 기판에 형성된 하부 전극 상에 제1실리콘질화막을 형성하는 단계와, 상기 제1실리콘질화막을 산화시켜 제1실리콘산화막을 형성하는 단계와, 상기 제1실리콘산화막 상에 제2실리콘질화막을 형성하는 단계와, 상기 제2실리콘질화막을 산화시켜 제2실리콘산화막을 형성하여 상기 제1실리콘질화막과 제1실리콘산화막 및 제2실리콘산화막으로 구성된 유전체막을 형성하는 단계와, 상기 유전체막 상에 상부 전극을 형성하는 단계를 구비함을 특징으로 하는 반도체 장치의 커패시터 제조 방법을 제공한다. 본 발명은 유전체막중상부에 형성되는 실리콘산화막의 두께를 증가시키면서 하부에 형성된 실리콘질화막의 두께를 줄일 수 있으므로 누설 전류를 감소시키고 등가산화막 두께를 감소시킬 수 있다.

公开(公告)号：KR102158963B1

公开(公告)日：2020-09-24

申请号：KR1020140062276

申请日：2014-05-23

Applicant: 삼성전자주식회사

Inventor： 안태현 ,  남갑진

IPC: H01L29/78 ,  H01L21/336

公开(公告)号：KR1020160043455A

公开(公告)日：2016-04-21

申请号：KR1020140137857

申请日：2014-10-13

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  최정달 ,  나카니시,토시로 ,  김유빈 ,  남갑진 ,  이동규 ,  자오,광판

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/0886 ,  H01L21/823412 ,  H01L21/823431 ,  H01L27/1211 ,  H01L29/785

Abstract: 본발명의기술적사상은다양한크기의 finFET들을구비한로직소자의성능을향상시킬수 있고, 또한핀의스케일링에따른로직소자의성능을향상시키면서도 I/O 소자의신뢰성을향상시키고누설전류를방지할수 있는이종게이트구조의 FET를구비한반도체소자및 그제조방법을제공한다. 그반도체소자는기판; 상기기판상에형성된트리플(triple)-게이트구조의제1 핀전계효과트랜지스터(fin Field Effect Transistor: finFET); 및상기기판상에형성된더블(double)-게이트구조의제2 finFET;를포함한다.

Abstract translation: 本发明的技术思想提供了包括具有不同栅极结构的鳍场效应晶体管（FET）及其制造方法的半导体器件，其可以改善具有各种尺寸的finFET的逻辑器件的性能，从而提高逻辑的性能 同时提高I / O设备的可靠性，防止电流泄漏。 半导体器件包括：衬底; 具有形成在所述基板上的三栅极结构的第一finFET; 以及在基板上形成的具有双栅极结构的第二finFET。

公开(公告)号：KR1020150093543A

公开(公告)日：2015-08-18

申请号：KR1020140014452

申请日：2014-02-07

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  남갑진 ,  김성민 ,  김진석 ,  백성권

IPC: H01L21/336

CPC classification number: H01L29/0657 ,  H01L27/0886 ,  H01L27/1211 ,  H01L29/7853

Abstract: 본 발명의 기술적 사상은 이중 핀 구조를 갖는 핀 구조 전계 효과 트랜지스터를 포함하는 반도체 소자에서, 로직 반도체 소자의 성능을 향상시키고, 입출력 반도체 소자의 신뢰성을 향상시키기 위해 기판; 상기 기판 상에 형성된 상기 제1 핀 형 반도체 층을 포함하는 제1 핀 구조 전계 효과 트랜지스터; 및 상기 기판 상에 형성된 상기 제2 핀 형 반도체 층을 포함하는 제2 핀 구조 전계 효과 트랜지스터;를 포함하고, 상기 제1 핀 구조 전계 효과 트랜지스터와 상기 제2 핀 구조 전계 효과 트랜지스터는 소정의 거리만큼 이격되어 있으며, 상기 제1 핀 형 반도체 층과 상기 제2 핀 형 반도체 층의 종횡비(aspect ratio)가 서로 다른 것을 특징으로 하는 반도체 소자를 제공한다.

Abstract translation: 本发明涉及一种包括具有双鳍结构的鳍结构场效应晶体管的半导体器件，该半导体器件包括：衬底，用于提高逻辑半导体器件的性能并提高输入/输出的可靠性 半导体器件; 第一鳍状结构场效应晶体管，其包括形成在所述基板上的所述第一鳍式的第一鳍式半导体层; 以及第二鳍结构场效应晶体管，其包括形成在所述衬底上的第二鳍式半导体层，其中所述第一鳍结构场效应晶体管和所述第二鳍结构场效应晶体管被隔开预定距离，并且方面 第一鳍式半导体层和第二鳍式半导体层的比例彼此不同。

公开(公告)号：KR1020150073262A

公开(公告)日：2015-07-01

申请号：KR1020130160353

申请日：2013-12-20

Applicant: 삼성전자주식회사

Inventor： 나카니시,토시로 ,  김동환 ,  김수환 ,  김유빈 ,  김진석 ,  남갑진 ,  백성권 ,  안태현 ,  정은애

IPC: H01L27/11

CPC classification number: H01L27/1104 ,  H01L27/281 ,  H01L27/283 ,  H01L51/0048 ,  H01L51/057 ,  H01L51/0575

Abstract: 에스램셀의제1 및제2 액세스트랜지스터들, 제1 및제2 풀-업트랜지스터들및 제1 및제2 풀-다운트랜지스터들은수직채널부들을각각포함한다. 이로인하여, 에스램셀의점유면적이감소되어, 고집적화된반도체소자를구현할수 있다.

Abstract translation: 第一和第二存取晶体管，第一和第二上拉晶体管以及SRAM单元的第一和第二下拉晶体管分别包括垂直沟道单元，因此，本发明通过减少占用面积来实现高集成半导体器件 的SRAM单元。

公开(公告)号：KR1020150018677A

公开(公告)日：2015-02-24

申请号：KR1020130094225

申请日：2013-08-08

Applicant: 삼성전자주식회사

Inventor： 안태현 ,  나카니시,토시로 ,  남갑진 ,  이종호

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7856 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/785 ,  H01L29/41791 ,  H01L29/7802 ,  H01L2029/7858

Abstract: Provided is a semiconductor device which includes a tri-gate which is formed on a pin active region. The semiconductor device includes a substrate which includes an NMOS region and a PMOS region, the pin active region which protrudes from the substrate and includes a top side and a lateral side, and a first metal gate electrode layer which is formed on the pin active region. The first metal gate electrode layer has a first thickness on the upper side of the pin active region and a second thickness on the lateral side of the pin active region. A second metal gate electrode layer is formed on the first metal gate electrode layer. The second metal gate electrode layer has a third thickness on the upper side of the pin active region and a fourth thickness on the lateral side of the pin active region. The first thickness of the first metal gate electrode layer is different from the second thickness of the first metal gate electrode layer. The third thickness of the second metal gate electrode layer is different from the fourth thickness of the second metal gate electrode layer.

Abstract translation: 提供一种半导体器件，其包括形成在引脚有源区上的三栅极。 半导体器件包括：衬底，其包括NMOS区域和PMOS区域，所述引脚有源区域从所述衬底突出并且包括顶侧和横向侧;以及第一金属栅电极层，形成在所述引脚有源区域上 。 第一金属栅电极层在引脚有源区的上侧具有第一厚度，在引脚有源区的横侧具有第二厚度。 在第一金属栅极电极层上形成第二金属栅电极层。 第二金属栅电极层在引脚有源区的上侧具有第三厚度，在引脚有源区的横侧具有第四厚度。 第一金属栅电极层的第一厚度与第一金属栅电极层的第二厚度不同。 第二金属栅电极层的第三厚度与第二金属栅电极层的第四厚度不同。

公开(公告)号：KR1020130067666A

公开(公告)日：2013-06-25

申请号：KR1020110134462

申请日：2011-12-14

Applicant: 삼성전자주식회사

Inventor： 백성권 ,  김진석 ,  남갑진 ,  민지영 ,  정은애

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823857 ,  H01L21/28185 ,  H01L21/3115 ,  H01L27/10876 ,  H01L27/10894 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/7802

Abstract: PURPOSE: A manufacturing method of a semiconductor device including a transistor is provided to improve electrical properties by preventing the increase of a flat band voltage. CONSTITUTION: A gate insulating film pattern(110) is formed on a substrate(100). A sacrificial layer(170) is formed on the gate insulating film pattern. An annealing process is performed on the sacrificial layer. The sacrificial layer is removed. A gate electrode is formed on the gate insulating film pattern.

Abstract translation: 目的：提供包括晶体管的半导体器件的制造方法，以通过防止平带电压的增加来改善电性能。 构成：在基板（100）上形成栅极绝缘膜图案（110）。 牺牲层（170）形成在栅极绝缘膜图案上。 在牺牲层上进行退火处理。 牺牲层被去除。 在栅极绝缘膜图案上形成栅电极。

公开(公告)号：KR1020110094494A

公开(公告)日：2011-08-24

申请号：KR1020100013901

申请日：2010-02-16

Applicant: 삼성전자주식회사

Inventor： 김영필 ,  정은애 ,  남갑진 ,  황희돈 ,  민지영

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L27/10876 ,  H01L29/66628 ,  H01L29/66348 ,  H01L29/78696

Abstract: PURPOSE: A method of manufacturing a semiconductor device including a recess channel suppressing a single channel effect are provided to prevent the deterioration of a recess channel by curing a trench profile for a damaged recessed channel through an annealing process. CONSTITUTION: In a method of manufacturing a semiconductor device including a recess channel suppressing a single channel effect, an element isolation region(130) limiting an active area(120) is formed in a substrate(100). A trench for a recess channel is formed in a substrate by recessing a part of an active region and an element isolation region. A gate electrode of a recess structure is formed in the trench for the recess channel. A gate capping film protecting a gate conductive pattern(220) is formed on a gate conductive pattern(210). A gate capping film is formed by removing a part of the gate capping film through an etch back process.

Abstract translation: 目的：提供一种制造半导体器件的方法，该半导体器件包括抑制单通道效应的凹槽通道，以通过退火处理固化用于损坏的凹陷通道的沟槽轮廓来防止凹槽通道的劣化。 构成：在制造包括抑制单通道效应的凹槽的半导体器件的方法中，在衬底（100）中形成限制有源区（120）的元件隔离区（130）。 用于凹槽的沟槽通过使一部分有源区和元件隔离区凹陷而形成在衬底中。 凹槽结构的栅电极形成在用于凹槽的沟槽中。 在栅极导电图案（210）上形成保护栅极导电图案（220）的栅极覆盖膜。 栅极覆盖膜通过蚀刻回流工艺去除栅极覆盖膜的一部分而形成。