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公开(公告)号：KR1020090128316A
公开(公告)日：2009-12-15
申请号：KR1020090008131
申请日：2009-02-02
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A method and an apparatus for blocking the illegal usage of a terminal and a system thereof are provided to prevent the terminal and the system from being illegally used. CONSTITUTION: A method for blocking the illegal usage of a terminal comprises the steps of: comparing the temporal ID information of a storage unit with the terminal temporal ID information of a SIM(Subscribe Identity Module) card(315); then transmitting a message including the ID information of the terminal to a network in the case of that those two kinds of ID information are not identical to each other(325); and limiting the function operation of the terminal including the SIM card when receiving the registration rejection message from the network(340).
Abstract translation: 目的：提供一种阻止非法使用终端及其系统的方法和装置，以防止终端和系统被非法使用。 构成：阻止非法使用终端的方法包括以下步骤：将存储单元的时间ID信息与SIM（订阅身份模块）卡（315）的终端时间ID信息进行比较; 在这两种ID信息彼此不相同的情况下，将包含终端的ID信息的消息发送到网络（325）; 以及当从网络（340）接收到注册拒绝消息时，限制包括SIM卡的终端的功能操作。
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公开(公告)号：KR1020070019172A
公开(公告)日：2007-02-15
申请号：KR1020050073882
申请日：2005-08-11
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76822 , H01L21/7684
Abstract: 다마신 공정의 방법을 제공한다. 이 방법은 반도체기판 상에 배선절연막을 형성한 후, 배선절연막을 패터닝하여 이를 관통하는 개구부를 갖는 배선절연막 패턴을 형성하는 단계, 배선절연막 패턴 상에 개구부를 채우는 도전막을 형성한 후, 배선절연막 패턴의 상부면이 노출될 때까지 도전막을 화학적 기계적 연마 기술을 사용하여 식각하여, 개구부를 채우는 도전막 패턴을 형성하는 단계를 포함한다. 이어서, 화학적 기계적 연마에 의해 손상된 배선절연막 패턴의 상부영역을 선택적으로 제거한다. 이때, 배선절연막은 높이에 따라 화학적 조성이 달라지도록 형성하고, 배선절연막 패턴의 상부영역을 선택적으로 제거하는 단계는 배선절연막의 높이에 따른 화학적 조성의 차이에 따른 식각 선택성을 이용한다.
Abstract translation: 从而提供镶嵌工艺的方法。 形成导电膜以填充形成具有在半导体基板上形成布线绝缘膜之后的开口由图案化通过它延伸的布线绝缘薄膜图案的步骤之后的方法中，布线绝缘膜，在所述布线中的开口的绝缘膜图案布线绝缘膜图案 使用化学机械抛光技术蚀刻导电膜直到导电膜的上表面暴露，从而形成填充开口的导电膜图案。 然后，选择性地去除通过化学机械抛光损坏的布线绝缘膜图案的上部区域。 此时，布线绝缘膜，从而形成基于所述高度的化学组成，以及选择性地去除布线绝缘层图案的上部区域在蚀刻选择性用于按照根据所述布线绝缘膜的高度的化学成分的差异。
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Patent Agency Ranking
公开(公告)号：KR1020060134473A
公开(公告)日：2006-12-28
申请号：KR1020050054167
申请日：2005-06-22
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L23/53238 , H01L21/76807 , H01L21/76846 , H01L21/76847 , H01L21/76864 , H01L21/76871 , H01L21/76877 , H01L21/76883 , H01L23/53233 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: A selective copper alloy interconnection of a semiconductor device and a method for forming the same are provided to enhance reliability of a wide interconnection and prevent resistance from increasing in a narrow interconnection by providing a first interconnection with low resistance. A selective copper alloy interconnection includes a substrate(51), a dielectric(63) formed on the substrate, a first interconnection formed in the dielectric, and a second interconnection(87) formed in the dielectric and having a larger width than the first interconnection. The first interconnection has a first pure copper pattern, and the second interconnection has a copper alloy pattern. The copper alloy pattern is an alloy layer formed of copper and an additive material.
Abstract translation: 提供半导体器件的选择性铜合金互连及其形成方法，以通过提供具有低电阻的第一互连来提高宽互连的可靠性并防止在窄互连中的电阻增加。 选择性铜合金布线包括基板（51），形成在基板上的电介质（63），形成在电介质中的第一互连件和形成在电介质中并具有比第一互连件宽的宽度的第二互连（87） 。 第一互连具有第一纯铜图案，第二互连具有铜合金图案。 铜合金图案是由铜和添加剂材料形成的合金层。
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公开(公告)号：KR100541051B1
公开(公告)日：2006-01-11
申请号：KR1020030063293
申请日：2003-09-09
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 반도체 소자의 배선 형성방법을 제공한다. 이 방법은 먼저, 하지층 상에 절연층을 형성한다. 상기 절연층을 패터닝하여 상기 절연층 내에 제1 트렌치 및 상기 제1 트렌치 보다 작은 폭을 갖는 제2 트렌치와 아울러서 상기 제1 트렌치 하부에 상기 하지층을 노출시키는 비아홀을 형성한다. 상기 트렌치들 및 상기 비아홀을 갖는 결과물 상에 확산 장벽층 및 제1 시드층을 콘포말하게 그리고 차례로 형성한다. 상기 제1 시드층 상에 제1 도전층을 형성하되, 상기 제1 도전층은 상기 제2 트렌치 및 상기 비아홀을 채우도록 형성되고 상기 제1 트렌치 내에서 콘포말하게 형성한 다. 이후, 상기 제1 도전층 상에 첨가물질층을 콘포말하게 형성하고, 상기 첨가물질층 상에 상기 제1 트렌치를 채우는 제2 도전층을 형성한다. 상기 제2 도전층, 상기 첨가물질층, 상기 제1 도전층, 상기 시드층 및 상기 확산장벽층을 연속적으로 평탄화시키어 상기 절연층의 상부면을 노출시킨다. 상기 평탄화 공정이 완료된 결과물을 열처리하여 상기 제1 트렌치 및 상기 비아홀 내에 선택적으로 상기 제1 도전층, 상기 제2 도전층 및 상기 첨가물질층의 합금층을 형성한다.
SIV, 듀얼 다마신, selective alloy, Cu, AlAbstract translation: 提供了一种形成半导体器件的布线的方法。 该方法首先在底层上形成绝缘层。 将绝缘层图案化以形成用于暴露第一沟槽下方的接地层的通孔以及具有比绝缘层中的第一沟槽更小的宽度的第二沟槽。 扩散阻挡层和第一种子层共形地形成在具有沟槽和通孔的合成物上。 在第一种子层上形成第一导电层，其中第一导电层形成为填充第二沟槽和通孔并且以共形的方式形成在第一沟槽中。 之后，在第一导电层上共形地形成添加材料层，并且在添加材料层上形成第二导电层以填充第一沟槽。 第二导电层，添加材料层，第一导电层，籽晶层和扩散阻挡层被连续平坦化以暴露绝缘层的上表面。 对所得到的平坦化工艺进行热处理，以选择性地在第一沟槽和通孔中形成第一导电层，第二导电层和添加材料层的合金层。
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公开(公告)号：KR100524963B1
公开(公告)日：2005-10-31
申请号：KR1020030030510
申请日：2003-05-14
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L23/5228 , H01L23/53228 , H01L2924/0002 , H01L2924/00
Abstract: 금속 배선 및 금속 저항을 포함하는 반도체 소자 및 그 제조 방법을 제공한다. 본 발명의 일 관점에 의한 제조 방법은, 절연층에 의해 둘러싸인 구리층을 포함하는 배선, 배선을 덮어 보호하되 배선의 상측 표면 일부를 노출하는 오프닝창(opening window)을 가지는 캡층(capping layer), 및 캡층 상으로 길게 연장되되 일부가 캡층에 형성된 오프닝창을 채워 배선의 노출된 상측 표면에 접촉하게 배선 상측에 위치하는 금속 저항을 형성한다. 이에 따라, 금속 저항과 배선과의 연결 시 콘택홀(contact hole) 형성 과정에서 금속 저항이 연결 부위에서 소실되는 것을 효과적으로 방지할 수 있다.
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99.发明授权
公开(公告)号：KR100480641B1
公开(公告)日：2005-03-31
申请号：KR1020030003296
申请日：2003-01-17
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L28/55 , H01L21/76895 , H01L23/5223 , H01L27/0805 , H01L27/1085 , H01L28/60 , H01L2924/0002 , H01L2924/00
Abstract: 본 발명의 금속-절연체-금속 커패시터는 상, 하부 전극 및 상, 하부 전극 사이에 개재된 유전체막을 포함하며, 상부 전극에는 제1 전압이 인가되고, 하부 전극에는 제1 전압과 다른 제2 전압이 인가되며, 상부 전극에 제1 전압을 인가하기 위한 배선은 하부 전극의 하부 레벨 또는 동일 레벨의 배선이다. 따라서, 유전체막의 두께를 유전체막의 신뢰성이 인정되는 한도 내에서 최소화할 수 있으므로 고 커패시턴스의 MIM 커패시터를 구현할 수 있다.
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100.发明公开
公开(公告)号：KR1020040034318A
公开(公告)日：2004-04-28
申请号：KR1020030003296
申请日：2003-01-17
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L28/55 , H01L21/76895 , H01L23/5223 , H01L27/0805 , H01L27/1085 , H01L28/60 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: An MIM(Metal-Insulator-Metal) capacitor having high capacitance, an IC(Integrated Circuit) chip having the same, a manufacturing method thereof are provided to be capable of minimizing the thickness of a dielectric layer while securing the reliability of the dielectric layer. CONSTITUTION: An MIM capacitor includes the first and second line(112,114) isolated from each other on a substrate. At this time, the first and second voltage are applied to the first and second line, respectively. The MIM capacitor further includes a lower electrode(120) isolated from the first line and connected with the second line, and an upper electrode(140) overlapped with the lower electrode and connected with the first line. At this time, a dielectric layer is located between the lower and upper electrode.
Abstract translation: 目的：具有高电容的MIM（金属 - 绝缘体 - 金属）电容器，具有该电容器的IC（集成电路）芯片）及其制造方法被设置为能够使电介质层的厚度最小化，同时确保 电介质层。 构成：MIM电容器包括在衬底上彼此隔离的第一和第二线（112,114）。 此时，第一和第二电压分别施加到第一和第二线。 MIM电容器还包括与第一线隔离并与第二线相连的下电极（120）和与下电极重叠并与第一线连接的上电极（140）。 此时，电介质层位于下电极和上电极之间。
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